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상변화층과 발열 전극간에 콘택 크기가 작은 상변화 메모리소자 및 그 제조방법

  • 기술번호 : KST2015087442
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 상변화 메모리 소자는 하부 전극 상에 형성되고 하단부보다 상단부의 길이가 짧은 발열 전극과, 발열 전극의 상단부에 접하여 형성된 상변화층을 포함한다. 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극으로 구성한다. 발열 전극은 절연층 패턴의 외측 또는 내측에 형성되어 있을 수 있다. 이상과 같은 상변화 메모리 소자는 상변화층과 발열 전극간의 콘택 크기를 줄이고 리셋 전류를 줄이면서 고집적화를 이룰 수 있다.
Int. CL H01L 27/115 (2006.01) H01L 21/8247 (2006.01)
CPC H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01)
출원번호/일자 1020060122600 (2006.12.05)
출원인 한국전자통신연구원
등록번호/일자 10-0833505-0000 (2008.05.23)
공개번호/일자
공고번호/일자 (20080529) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.05)
심사청구항수 20

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박영삼 대한민국 대전 서구
2 윤성민 대한민국 대전 서구
3 이승윤 대한민국 대전 유성구
4 최규정 대한민국 대전 유성구
5 이남열 대한민국 대전 유성구
6 유병곤 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.05 수리 (Accepted) 1-1-2006-0902432-22
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.09.04 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2007.10.12 수리 (Accepted) 9-1-2007-0058632-25
4 의견제출통지서
Notification of reason for refusal		 2007.10.30 발송처리완료 (Completion of Transmission) 9-5-2007-0581495-83
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2007.12.11 수리 (Accepted) 1-1-2007-0888464-98
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.12.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0888465-33
7 등록결정서
Decision to grant		 2008.04.15 발송처리완료 (Completion of Transmission) 9-5-2008-0202246-22
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판 상에 형성된 하부 전극;상기 하부 전극 상에 형성되고 하단부보다 상단부의 길이가 짧은 발열 전극; 상기 발열 전극의 상단부에 접하여 형성된 상변화층; 및상기 상변화층 상에 형성된 상부 전극을 포함하여 이루어지고,상기 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극인 것을 특징으로 하는 상변화 메모리 소자
2 2
삭제
3 3
제1항에 있어서, 상기 하부 전극 상에 절연층 패턴이 형성되어 있고, 상기 절연층 패턴의 일측벽에 발열 전극이 형성되어 있는 것을 특징으로 하는 상변화 메모리 소자
4 4
제3항에 있어서, 상기 발열 전극은 상기 절연층 패턴의 외측 또는 내측에 형성되어 있는 것을 특징으로 하는 상변화 메모리 소자
5 5
제1 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판;상기 제1 단위 상변화 메모리 소자 부분에 형성된 제1 하부 전극;상기 제1 하부 전극 상에 형성되고 하단부보다 상단부의 길이가 짧은 제1 발열 전극; 상기 제2 단위 상변화 메모리 소자 부분에 형성된 제2 하부 전극;상기 제2 하부 전극 상에 상기 제1 발열 전극과 대향하여 형성되고 하단부보다 상단부의 길이가 짧은 제2 발열 전극; 상기 반도체 기판 상에 제1 발열 전극 및 제2 발열 전극을 서로 절연하도록 형성된 매몰 절연층;상기 제1 발열 전극 및 제2 발열 전극의 상단부에 접하여 형성된 상변화층; 및 상기 상변화층 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자
6 6
제5항에 있어서, 상기 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극인 것을 특징으로 하는 상변화 메모리 소자
7 7
제6항에 있어서, 상기 제1 하부 전극 및 제2 하부 전극 상에 각각 제1 및 제2 절연층 패턴이 형성되어 있고, 상기 제1 및 제2 절연층 패턴의 일측벽에 각각 제1 및 제2 발열 전극이 형성되어 있는 것을 특징으로 하는 상변화 메모리 소자
8 8
제7항에 있어서, 상기 발열 전극은 상기 제1 및 제2 절연층 패턴의 외측 또는 내측에 형성되어 있는 것을 특징으로 하는 상변화 메모리 소자
9 9
제6항에 있어서, 상기 상부 전극은 상기 제1 및 제2 발열 전극 상에 형성된 상기 상변화층 상에서 연결되어 형성되어 있고, 상기 연결되어 형성된 상부 전극에 의해 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 모두 제어되는 멀티 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자
10 10
제6항에 있어서, 상기 상변화층은 상기 제1 및 제2 발열 전극 상에서 분리되어 각각 형성되어 있고, 상기 상부 전극은 상기 제1 및 제2 발열 전극 상에 형성된 상기 상변화층 상에서 각각 분리되어 형성되어 있고, 상기 분리되어 형성된 상부 전극에 의해 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 각각 제어되는 싱글 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자
11 11
반도체 기판 상에 하부 전극을 형성하는 단계;상기 하부 전극 상에 하단부보다 상단부의 길이가 짧은 발열 전극을 형성하는 단계; 상기 발열 전극의 상단부에 접하여 상변화층을 형성하는 단계; 및 상기 상변화층 상에 상부 전극을 형성하는 단계를 포함하여 이루어지되,상기 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
12 12
삭제
13 13
제11항에 있어서, 상기 하부 전극 상에 절연층 패턴을 형성하고, 상기 절연층 패턴의 일측벽에 발열 전극을 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
14 14
제13항에 있어서, 상기 발열 전극은 상기 절연층 패턴의 외측 또는 내측에 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
15 15
제1 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판을 준비하는 단계;상기 제1 및 제2 단위 상변화 메모리 소자 부분에 각각 제1 및 제2 하부 전극을 형성하는 단계;상기 제1 및 제2 하부 전극 상의 각각에 하단부보다 상단부의 길이가 짧고 서로 대향되도록 제1 및 제2 발열 전극을 형성하는 단계;상기 반도체 기판 상에 상기 제1 및 제2 발열 전극을 서로 절연하는 매몰 절연층을 형성하는 단계; 상기 제1 및 제2 발열 전극의 상단부에 접하여 상변화층을 형성하는 단계; 및 상기 상변화층 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
16 16
제15항에 있어서, 상기 발열 전극은 L자형 발열 전극인 것을 특징으로 하는 상변화 메모리 소자의 제조방법
17 17
제16항에 있어서, 상기 제1 및 제2 하부 전극, 상기 제1 및 제2 발열 전극 및 매몰 절연층을 형성하는 단계는,상기 반도체 기판 상에 하부 전극용 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 분리 절연층을 형성하는 단계와,상기 분리 절연층 및 제1 도전막 상에 발열 전극용 제2 도전막을 형성하는 단계와,상기 제2 도전막, 분리 절연층, 제1 도전막을 패터닝하여 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 각각에 상기 제1 및 제2 하부 전극과, 상기 제1 및 제2 하부 전극 상에 각각 제1 및 제2 절연층 패턴과, 상기 제1 및 제2 절연층 패턴의 상부 표면 및 측벽과 상기 제1 및 제2 하부 전극 상에 제1 도전 패턴 및 제2 도전 패턴을 형성하는 단계와,상기 제1 및 제2 하부 전극과 상기 제1 및 제2 도전 패턴을 절연하도록 상기 반도체 기판의 전면에 층간 절연층을 형성하는 단계와,상기 층간 절연층을 평탄화하여 상기 매몰 절연층을 형성하면서 상기 제1 및 제2 절연층 패턴 상의 제1 및 제2 도전 패턴을 식각하여 각각 제1 및 제2 발열 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
18 18
제15항에 있어서, 상기 발열 전극은 스페이서형 발열 전극인 것을 특징으로 하는 상변화 메모리 소자의 제조방법
19 19
제18항에 있어서, 상기 제1 및 제2 하부 전극, 상기 제1 및 제2 발열 전극 및 매몰 절연층을 형성하는 단계는,상기 반도체 기판 상에 하부 전극용 제1 도전막을 형성하는 단계와, 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 제1 도전막 상에 각각 제1 및 제2 절연층 패턴을 형성하는 단계;상기 제1 도전막 상의 제1 및 제2 절연층 패턴의 일측벽에 각각 스페이서형 제1 및 제2 도전 패턴을 형성하는 단계; 상기 제1 도전 패턴 및 제2 도전 패턴을 마스크로 상기 제1 도전막을 식각하여 하부 전극을 형성하는 단계;상기 제1 및 제2 하부 전극과 상기 제1 및 제2 도전 패턴을 절연하도록 상기 반도체 기판의 전면에 층간 절연층을 형성하는 단계와,상기 층간 절연층을 평탄화하여 상기 매몰 절연층을 형성하면서 상기 제1 및 제2 절연층 패턴의 측벽에 형성된 제1 및 제2 도전 패턴을 식각하여 각각 제1 및 제2 발열 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
20 20
제18항에 있어서, 상기 제1 및 제2 하부 전극, 상기 제1 및 제2 발열 전극 및 매몰 절연층을 형성하는 단계는,상기 반도체 기판 상에 하부 전극용 제1 도전막을 형성하는 단계와,상기 제1 도전막 상에서 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 경계 부분에 분리 절연층을 형성하는 단계와,분리 절연층의 일측벽에 각각 스페이서형 제1 및 제2 도전 패턴을 형성하는 단계; 상기 제1 도전 패턴 및 제2 도전 패턴을 마스크로 상기 분리 절연층을 제거하면서 제1 도전막을 식각하여 상기 제1 및 제2 단위 상변화 메모리 소자 부분의제1 및 제2 하부 전극을 형성하는 단계;상기 제1 및 제2 하부 전극과 상기 제1 및 제2 도전 패턴을 절연하도록 상기 반도체 기판의 전면에 층간 절연층을 형성하는 단계와,상기 층간 절연층을 평탄화하여 상기 매몰 절연층을 형성하면서 상기 제1 및 제2 절연층 패턴의 측벽에 형성된 제1 및 제2 도전 패턴을 식각하여 각각 제1 및 제2 발열 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
21 21
제15항에 있어서, 상기 상부 전극은 상기 제1 및 제2 발열 전극 상에 형성된 상기 상변화층 상에서 연결되어 형성함으로써, 상기 연결되어 형성된 상부 전극에 의해 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 모두 제어되는 멀티 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자의 제조방법
22 22
제15항에 있어서, 상기 상변화층은 상기 제1 및 제2 발열 전극 상에서 분리되어 각각 형성하고, 상기 상부 전극은 상기 제1 및 제2 발열 전극 상에 형성된 상기 상변화층 상에서 각각 분리되어 형성함으로써, 상기 분리되어 형성된 상부 전극에 의해 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 각각 제어되는 싱글 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자의 제조방법
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국가 R&D 정보가 없습니다.