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상변화층 스페이서를 갖는 상변화 메모리 소자 및 그제조방법

  • 기술번호 : KST2015080901
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 상변화층 스페이서를 갖는 상변화 메모리 소자 및 그 제조방법을 제공한다. 본 발명은 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판을 포함한다. 상기 제1 단위 상변화 메모리 소자 부분에는 제1 하부 전극 및 제1 발열전극이 형성되어 있고, 상기 제1 발열 전극 상에 형성된 제1 절연층 패턴의 일측벽에 제1 상변화층 스페이서가 형성되어 있다. 상기 제2 단위 상변화 메모리 소자 부분에는 제2 하부 전극 및 제2 발열 전극이 형성되어 있고, 상기 제2 발열 전극 상에 형성된 제2 절연층 패턴의 일측벽에는 상기 제1 상변화층 스페이서와 대향하게 제2 상변화층 스페이서가 형성되어 있다. 상기 제1 상변화층 스페이서 및 제2 상변화층 스페이서 상에는 상부 전극이 형성되어 상변화 메모리 소자를 구성한다. 본 발명은 스페이서 형태로 상변화층 스페이서를 구비하여 단위 상변화 메모리 소자들 간에 미스 얼라인을 방지하고, 상부 전극은 상기 제1 단위 상변화 메모리 소자 및 제2 단위 상변화 메모리 소자 부분에 연결되어 형성되거나, 각각 분리되어 형성되어 멀티 비트나 싱글 비트 동작을 수행한다.
Int. CL H01L 27/115 (2006.01) H01L 21/8247 (2006.01)
CPC H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01)
출원번호/일자 1020050078388 (2005.08.25)
출원인 한국전자통신연구원
등록번호/일자 10-0639999-0000 (2006.10.24)
공개번호/일자
공고번호/일자 (20061101) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.08.25)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박영삼 대한민국 대전 서구
2 류상욱 대한민국 대전 유성구
3 윤성민 대한민국 대전 서구
4 이남열 대한민국 대전 유성구
5 최규정 대한민국 대전 유성구
6 이승윤 대한민국 대전 유성구
7 유병곤 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2005.08.25 수리 (Accepted) 1-1-2005-0471160-86
2 등록결정서
Decision to grant
2006.09.18 발송처리완료 (Completion of Transmission) 9-5-2006-0538389-19
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판;상기 제1 단위 상변화 메모리 소자 부분에 순차적으로 형성된 제1 하부 전극 및 제1 발열 전극, 상기 제1 발열 전극 상에 형성된 제1 절연층 패턴;상기 제1 절연층 패턴의 일측벽에 형성된 제1 상변화층 스페이서;상기 제2 단위 상변화 메모리 소자 부분에 순차적으로 형성된 제2 하부 전극 및 제2 발열 전극, 상기 제2 발열 전극 상에 형성된 제2 절연층 패턴;상기 제2 절연층 패턴의 일측벽에 형성되고 상기 제1 상변화층 스페이서와 대향하게 형성된 제2 상변화층 스페이서;상기 제1 단위 상변화 메모리 소자 부분의 제1 하부 전극, 제1 발열전극 및 제1 상변화층 스페이서와, 제2 단위 상변화 메모리 소자 부분의 제2 하부 전극, 제2 발열전극 및 제2 상변화층 스페이서를 절연하는 매몰 절연층; 및 상기 제1 상변화층 스페이서 및 제2 상변화층 스페이서 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자
2 2
제1항에 있어서, 상기 상부 전극은 상기 제1 상변화층 스페이서 및 상기 제2 상변화층 스페이서 상에서 연결되어 형성되어 있고, 상기 연결되어 형성된 상부 전극에 의해 상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 모두 제어되는 멀티 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자
3 3
제1항에 있어서, 상기 상부 전극은 상기 제1 상변화층 스페이서 및 상기 제2 상변화층 스페이서 상에서 분리되어 형성되어 있고, 상기 분리되어 형성된 상부 전극에 의해 상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 각각 제어되는 싱글 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자
4 4
제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판 상에 하부 전극용 제1 도전막, 발열 전극용 제2 도전막을 순차적으로 형성하는 단계;상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분의 제2 도전막 상에 각각 제1 절연층 패턴 및 제2 절연층 패턴을 형성하는 단계;상기 제1 절연층 패턴 및 제2 절연층 패턴의 일측벽에 각각 제1 상변화층 스페이서 및 제2 상변화층 스페이서를 형성하는 단계;상기 제1 상변화층 스페이서 및 제2 상변화층 스페이서를 식각 마스크로 상기 제2 도전막 및 제1 도전막을 식각하여 제1 단위 상변화 메모리 소자 부분에 제1 하부 전극 및 제1 발열전극을 형성하고, 제2 단위 상변화 메모리 소자 부분에 제2 하부 전극 및 제2 발열 전극을 형성하는 단계;상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분을 절연하는 매몰 절연층을 형성하는 단계; 및 상기 제1 상변화층 스페이서 및 제2 상변화층 스페이서 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
5 5
제4항에 있어서, 상기 제1 상변화층 스페이서 및 제2 상변화층 스페이서는 상기 제1 절연층 패턴 및 제2 절연층 패턴이 형성된 반도체 기판의 전면에 상변화층을 형성하고, 상기 상변화층을 스페이서 식각하여 형성함으로써 상기 단위 상변화 메모리 소자 부분들 간의 미스 얼라인을 방지하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
6 6
제4항에 있어서, 상기 매몰 절연층은 상기 제2 도전막 및 제1 도전막을 식각하여 만들어지는 홀을 매립함과 아울러 상기 제1 상변화층 스페이서 및 제2 상변화층 스페이서 상부로 절연층을 형성하는 단계와, 상기 절연층을 평탄화하여 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법
7 7
제4항에 있어서, 상기 상부 전극은 상기 제1 상변화층 스페이서 및 상기 제2 상변화층 스페이서 상에서 연결되어 형성함으로써 상기 연결되어 형성된 상부 전극에 의해 상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 모두 제어되는 멀티 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자의 제조방법
8 8
제4항에 있어서, 상기 상부 전극은 상기 제1 상변화층 스페이서 및 상기 제2 상변화층 스페이서 상에서 분리되어 형성함으로써 상기 분리되어 형성된 상부 전극에 의해 상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 각각 제어되는 싱글 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.