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이이피롬 장치 및 그 제조 방법

  • 기술번호 : KST2014031704
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 이이피롬 장치 및 그 제조 기술에 관한 것으로, 기존의 이이피롬은 대용량, 고밀도화 됨에 따라 높은 기억/소거 시 높은 동작전압을 사용하고, 기억/소거 시 과도전류 방지를 위해 별도의 대책 필요하나, 임베디드(embedded) SoC에 소규모로 사용되는 이이피롬은 이와 같은 높은 동작전압과 안정성인 동작을 위해 복잡한 전자회로를 채용하기가 어렵다. 이에 본 발명에서는 컨트롤 게이트가 플로팅 게이트를 터널링 면을 제외하고는 모두 상, 하로 모두 감싸고 있어 커플링 비가 높아 기억/소거시 저전압 동작이 가능하며, 컨트롤 게이트가 옆으로는 플로팅 게이트에 같은 면에 직렬로 연결되어, 이 컨트롤 게이트의 작용으로 기억/소거 동작 시 동작모드가 간단하고 자체적으로 안정되며, 그 결과 주변회로가 간단해 짐으로써 임베디드 SoC용으로 활용을 용이하게 할 수 있다.이이피롬(EEPROM), 저전압, 고안정성, 3층 폴리실리콘
Int. CL H01L 21/8247 (2006.01) H01L 27/115 (2006.01)
CPC H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01)
출원번호/일자 1020090122676 (2009.12.10)
출원인 한국전자통신연구원
등록번호/일자 10-1277147-0000 (2013.06.14)
공개번호/일자 10-2011-0065967 (2011.06.16) 문서열기
공고번호/일자 (20130620) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.12.10)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 강진영 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 제일특허법인(유) 대한민국 서울특별시 서초구 마방로 ** (양재동, 동원F&B빌딩)
2 김원준 대한민국 서울특별시 서초구 마방로 ** (양재동, 동원F&B빌딩)(제일특허법인(유))

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.12.10 수리 (Accepted) 1-1-2009-0764172-66
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2010.05.19 수리 (Accepted) 1-1-2010-0320541-33
3 의견제출통지서
Notification of reason for refusal		 2012.12.17 발송처리완료 (Completion of Transmission) 9-5-2012-0763353-95
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.02.13 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0129702-10
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.02.13 수리 (Accepted) 1-1-2013-0129701-75
6 등록결정서
Decision to grant		 2013.06.12 발송처리완료 (Completion of Transmission) 9-5-2013-0401169-34
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
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2 2
삭제
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반도체 기판의 소정 영역에 배치되어 활성영역들을 정의하는 소자 분리막과,상기 소자 분리막이 형성된 반도체 기판의 표면 상에 이온 주입을 통하여 형성되는 웰층과,상기 웰층이 형성된 이이피롬 영역에 게이트 산화막 및 폴리실리콘을 순차적으로 형성한 후, 패터닝하여 형성되는 제1층 컨트롤 게이트와,상기 제1층 컨트롤 게이트 상에 수평적으로 직렬되도록 형성하는 제2층 플로팅 게이트와,상기 제2층 플로팅 게이트 상에 수평적으로 직렬 되도록 형성하고, 상기 제1층 컨트롤 게이트와 연결하여 상기 제2층 플로팅 게이트를 둘러싸는 구조로 형성하는 제3층 컨트롤 게이트 및상기 제1층 컨트롤 게이트를 형성한 후에 상기 제2층 플로팅 게이트의 기억동작시 채널 인젝션을 조절하기 위한 Inner N+ 이온주입으로 형성되는 Inner N+ 도핑층을 포함하는 이이피롬
4 4
제 3항에 있어서,상기 이이피롬은,상기 제3층 컨트롤 게이트의 형성 이후, 저농도의 이온 주입을 통해 형성되는 LDD 영역과,각 게이트에 측벽막을 형성한 후, 상기 LDD 영역에 고 농도의 이온 주입을 통해 형성되는 소오스 및 드레인 영역과,상기 각 게이트, 소오스 및 드레인 영역의 저항을 낮추기 위해 형성하는 Ti/TiN층과,상기 Ti/TiN층이 형성된 반도체 기판 전면에 형성되는 층간 절연 산화막과,상기 층간 절연 산화막에 오픈된 콘택으로 형성되는 금속 배선을 더 포함하는 것을 특징으로 하는 이이피롬
5 5
삭제
6 6
제 3항에 있어서,상기 소자 분리막은,상기 반도체 기판 상에 완충막으로서 형성되는 절연막을 패터닝하여 형성된 트렌치를 산화막으로 갭필하여 형성하는 트렌치 구조물인 것을 특징으로 하는 이이피롬
7 7
제 3항에 있어서,상기 이이피롬은,상기 제1층 컨트롤 게이트 상에 형성되는 제1유전막과,상기 제2층 플로팅 게이트 상에 형성되는 제2유전막을 포함하며, 이때 상기 제2층 플로팅 게이트는 터널링 지역에 형성된 상기 제1유전막을 제거한 후, 형성된 터널링 산화막 상에 형성되는 것을 특징으로 하는 이이피롬
8 8
제 7항에 있어서,상기 제1 유전막 및 제2유전막은,SiO2막, Si3N4막 및 SiO2막을 순차적으로 형성하는 것을 특징으로 하는 이이피롬
9 9
제 7항에 있어서,상기 제2층 플로팅 게이트의 문지방 전압을 조절하기 위해 붕소 이온 주입을 수행하는 것을 특징으로 하는 이이피롬
10 10
제 3항에 있어서,상기 제3층 컨트롤 게이트를 형성하는 폴리 실리콘으로 상기 반도체 기판 내 씨모스 영역의 게이트 산화막 상에 게이트용 폴리 실리콘을 동시에 형성하는 것을 특징으로 하는 이이피롬
11 11
p형 반도체 기판에 소자 분리막을 형성하는 과정과,상기 소자 분리막이 형성된 p형 반도체 기판의 표면 상에 이온 주입을 통하여 웰층을 형성하는 과정과,상기 웰층이 형성된 이이피롬 영역에 게이트 산화막 및 폴리실리콘을 순차적으로 형성한 후, 패터닝하여 제1층 컨트롤 게이트를 형성하는 과정과,상기 제1층 컨트롤 게이트 상에 수평적으로 직렬되도록 제2층 플로팅 게이트를 형성하는 과정과,상기 제2층 플로팅 게이트 상에 수평적으로 직렬 되도록 제3층 컨트롤 게이트를 형성하는 과정과,상기 제1층 컨트롤 게이트와 상기 제3층 컨트롤 게이트를 연결하여 상기 제2층 플로팅 게이트를 둘러싸는 구조로 형성하는 과정을 포함하는 이이피롬의 제조 방법
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제 11항에 있어서,상기 소자 분리막을 형성하는 과정은,상기 p형 반도체 기판 상에 완충막으로서 절연막을 형성하는 과정과,상기 절연막을 패터닝하여 트렌치를 형성하고, 상기 트렌치를 갭필하여 형성하는 과정을 포함하는 것을 특징으로 하는 이이피롬의 제조 방법
13 13
제 11항에 있어서,상기 이이피롬의 제조 방법은,상기 제3층 컨트롤 게이트의 형성 이후, 저농도의 이온 주입을 통해 LDD 영역을 형성하는 과정과,각 게이트에 측벽막을 형성한 후, 상기 LDD 영역에 고 농도의 이온 주입을 통해 소오스 및 드레인 영역을 형성하는 과정과,상기 각 게이트, 소오스 및 드레인 영역의 저항을 낮추기 위해 Ti/TiN층을 형성하는 과정과,상기 Ti/TiN층이 형성된 p형 반도체 기판 전면에 층간 절연 산화막을 형성하는 과정과,상기 층간 절연 산화막에 오픈된 콘택으로 금속 배선을 형성하는 과정을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법
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제 13항에 있어서,상기 이이피롬의 제조 방법은,상기 층간 절연 산화막을 형성하는 과정 이전에, 상기 Ti/TiN층 상에 1차 저온 급속 열처리를 수행하는 과정과,상기 1차 저온 급속 열처리 이후 습식 식각을 수행하는 과정과,상기 습식 식각 이후 2차 고온 열처리를 수행하여 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 하는 이이피롬의 제조 방법
15 15
제 11항에 있어서,상기 이이피롬의 제조 방법은,상기 제1층 컨트롤 게이트를 형성한 후에 상기 제2층 플로팅 게이트의 기억동작시 채널 인젝션을 조절하기 위한 Inner N+ 이온주입으로 Inner N+ 도핑층을 형성하는 과정을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법
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제 11항에 있어서,상기 이이피롬의 제조 방법은,상기 웰층이 형성된 이이피롬 영역의 표면에 고전압용 게이트 산화막을 형성하는 과정과,상기 고전압용 게이트 산화막 상에 컨트롤 게이트 폴리실리콘을 형성하고, 패터닝하여 상기 제1층 컨트롤 게이트를 형성하는 과정과,상기 제1층 컨트롤 게이트 상에 제1유전막을 형성하는 과정과,상기 형성된 제2층 플로팅 게이트 상에 제2유전막을 형성하는 과정을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법
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제 16항에 있어서,상기 제2층 플로팅 게이트는,터널링 지역에 형성된 상기 제1유전막을 제거하는 과정과,상기 터널링 지역에 터널링 산화막을 형성하는 과정으로 형성하는 것을 특징으로 하는 이이피롬의 제조 방법
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제 16항에 있어서,상기 제1 유전막 및 제2유전막은,SiO2막, Si3N4막 및 SiO2막을 순차적으로 형성하는 것을 특징으로 하는 이이피롬의 제조 방법
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제 16항에 있어서,상기 이이피롬의 제조 방법은,상기 제2유전막의 형성 이전에, 상기 제2층 플로팅 게이트의 문지방 전압을 조절하기 위한 붕소 이온 주입을 수행하는 과정을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법
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제 11항에 있어서,상기 이이피롬의 제조 방법은,상기 제3층 컨트롤 게이트를 형성하는 폴리 실리콘으로 상기 p형 반도체 기판 내 씨모스 영역의 게이트 산화막 상에 게이트용 폴리 실리콘을 동시에 형성하는 과정을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US08421144 US 미국 FAMILY
2 US20110140189 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 DE102010029738 DE 독일 DOCDBFAMILY
2 US2011140189 US 미국 DOCDBFAMILY
3 US8421144 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.