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셀 전류를 증가시키는 3차원 플래시 메모리에 있어서,Ga, As 및 P를 포함하는 3-5족 화합물로 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직적으로 적층되는 복수의 전극층들; 상기 복수의 전극층들과 상기 적어도 하나의 채널층 사이를 연결하도록 형성되는 복수의 ONO(Oxide-Nitride-Oxide)층들; 및 상기 적어도 하나의 채널층과 연결되고, 상기 복수의 전극층들과 교대로 배치되며, 상기 적어도 하나의 채널층에 대해 수직적으로 적층되는 복수의 층간 절연층들을 포함하고, 상기 3-5족 화합물에 포함되는 Ga, As 및 P의 비율은 미리 설정된 온도 이상의 온도 내성 및 Poly-Si 또는 Si의 모빌리티(Mobility)보다 높은 모빌리티를 갖도록 조절되며, 상기 3-5족 화합물에 포함되는 Ga, As 및 P의 비율은 상기 3-5족 화합물이 싱글 크리스탈 화합물인 경우, 700°C 이상의 온도 내성 및 1000cm2/V-s 이상의 모빌리티를 갖도록 조절되고, 상기 3-5족 화합물이 폴리 크리스탈 화합물인 경우, 700°C 이상의 온도 내성 및 100cm2/V-s 이상의 모빌리티를 갖도록 조절되는, 3차원 플래시 메모리
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제1항에 있어서,상기 적어도 하나의 채널층 각각은 미리 설정된 두께 미만으로 형성되는 제1 채널층; 및 상기 제1 채널층에 의해 둘러 쌓인 채, 미리 설정된 두께 이상으로 형성되는 제2 채널층을 포함하고, 상기 제1 채널층은 상기 제2 채널층을 형성하는 3-5족 화합물보다 높은 온도 내성을 갖는 3-5족 화합물로 형성되는, 3차원 플래시 메모리
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제3항에 있어서,상기 제1 채널층은 Ga 및 P를 포함하는 3-5족 화합물로 형성되고, 상기 제2 채널층은 Ga 및 As를 포함하는 3-5족 화합물 또는 Ga, As 및 P를 포함하는 3-5족 화합물로 형성되는, 3차원 플래시 메모리
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제1항에 있어서,상기 적어도 하나의 채널층이 외부에 노출되지 않도록 상기 적어도 하나의 채널층의 상부를 덮는 적어도 하나의 캡핑(Capping)층을 더 포함하는 3차원 플래시 메모리
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제5항에 있어서,상기 적어도 하나의 캡핑층은 컨덕터로 형성되는, 3차원 플래시 메모리
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셀 전류를 증가시키는 3차원 플래시 메모리에 있어서,3-5족 화합물로 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직적으로 적층되는 복수의 전극층들; 상기 복수의 전극층들과 상기 적어도 하나의 채널층 사이를 연결하도록 형성되는 복수의 ONO(Oxide-Nitride-Oxide)층들; 및 상기 적어도 하나의 채널층과 연결되고, 상기 복수의 전극층들과 교대로 배치되며, 상기 적어도 하나의 채널층에 대해 수직적으로 적층되는 복수의 층간 절연층들을 포함하고, 상기 3-5족 화합물에 포함되는 3-5족 원소들의 비율은 미리 설정된 온도 이상의 온도 내성 및 Poly-Si 또는 Si의 모빌리티(Mobility)보다 높은 모빌리티를 갖도록 조절되며, 상기 3-5족 화합물에 포함되는 Ga, As 및 P의 비율은 상기 3-5족 화합물이 싱글 크리스탈 화합물인 경우, 700°C 이상의 온도 내성 및 1000cm2/V-s 이상의 모빌리티를 갖도록 조절되고, 상기 3-5족 화합물이 폴리 크리스탈 화합물인 경우, 700°C 이상의 온도 내성 및 100cm2/V-s 이상의 모빌리티를 갖도록 조절되는, 3차원 플래시 메모리
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셀 전류를 증가시키는 3차원 플래시 메모리에 있어서,Ga, As 및 P를 포함하는 3-5족 화합물로 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직적으로 적층되는 복수의 전극층들; 상기 복수의 전극층들과 상기 적어도 하나의 채널층 사이를 연결하도록 형성되는 복수의 ONO(Oxide-Nitride-Oxide)층들; 상기 적어도 하나의 채널층과 연결되고, 상기 복수의 전극층들과 교대로 배치되며, 상기 적어도 하나의 채널층에 대해 수직적으로 적층되는 복수의 층간 절연층들; 및 상기 적어도 하나의 채널층이 외부에 노출되지 않도록 상기 적어도 하나의 채널층의 상부를 덮는 적어도 하나의 캡핑(Capping)층을 포함하고, 상기 3-5족 화합물에 포함되는 Ga, As 및 P의 비율은 미리 설정된 온도 이상의 온도 내성 및 Poly-Si 또는 Si의 모빌리티(Mobility)보다 높은 모빌리티를 갖도록 조절되며, 상기 3-5족 화합물에 포함되는 Ga, As 및 P의 비율은 상기 3-5족 화합물이 싱글 크리스탈 화합물인 경우, 700°C 이상의 온도 내성 및 1000cm2/V-s 이상의 모빌리티를 갖도록 조절되고, 상기 3-5족 화합물이 폴리 크리스탈 화합물인 경우, 700°C 이상의 온도 내성 및 100cm2/V-s 이상의 모빌리티를 갖도록 조절되는, 3차원 플래시 메모리
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셀 전류를 증가시키는 3차원 플래시 메모리의 제조 방법에 있어서,기판 상에, 복수의 층간 절연층들 및 복수의 희생층들이 교대로 배치되는 몰드 구조체를 준비하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 하나의 홀을 생성하는 단계; 상기 적어도 하나의 홀 내에 Ga, As 및 P를 포함하는 3-5족 화합물로 적어도 하나의 채널층을 형성하는 단계; 상기 복수의 희생층들을 제거하여 상기 적어도 하나의 채널층에 대해 수직적으로 연장된 복수의 트렌치들을 형성하는 단계; 및 상기 복수의 트렌치들 내에, 복수의 전극층들을 각각 둘러싸는 복수의 ONO(Oxide-Nitride-Oxide)층들을 생성하는 단계를 포함하고, 상기 3-5족 화합물에 포함되는 Ga, As 및 P의 비율은 미리 설정된 온도 이상의 온도 내성 및 Poly-Si 또는 Si의 모빌리티(Mobility)보다 높은 모빌리티를 갖도록 조절되며, 상기 3-5족 화합물에 포함되는 Ga, As 및 P의 비율은 상기 3-5족 화합물이 싱글 크리스탈 화합물인 경우, 700°C 이상의 온도 내성 및 1000cm2/V-s 이상의 모빌리티를 갖도록 조절되고, 상기 3-5족 화합물이 폴리 크리스탈 화합물인 경우, 700°C 이상의 온도 내성 및 100cm2/V-s 이상의 모빌리티를 갖도록 조절되는, 3차원 플래시 메모리의 제조 방법
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제9항에 있어서,상기 적어도 하나의 홀 내에 3-5족 화합물로 적어도 하나의 채널층을 형성하는 단계는 상기 적어도 하나의 홀 각각 내에, 미리 설정된 두께 미만의 제1 채널층 및 미리 설정된 두께 이상의 제2 채널층을 차례대로 형성하는 단계를 포함하고, 상기 제1 채널층은 상기 제2 채널층을 형성하는 3-5족 화합물보다 높은 온도 내성을 갖는 3-5족 화합물로 형성되는, 3차원 플래시 메모리의 제조 방법
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제11항에 있어서,상기 적어도 하나의 홀 내에, 미리 설정된 두께 미만의 제1 채널층 및 미리 설정된 두께 이상의 제2 채널층을 차례대로 형성하는 단계는 Ga 및 P를 포함하는 3-5족 화합물로 상기 제1 채널층을 형성하고, Ga 및 As를 포함하는 3-5족 화합물 또는 Ga, As 및 P를 포함하는 3-5족 화합물로 상기 제2 채널층을 형성하는 단계를 포함하는 3차원 플래시 메모리의 제조 방법
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제9항에 있어서,상기 적어도 하나의 채널층이 외부에 노출되지 않도록 상기 적어도 하나의 채널층의 상부를 덮는 적어도 하나의 캡핑(Capping)층을 컨덕터로 형성하는 단계를 더 포함하는 3차원 플래시 메모리의 제조 방법
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제9항에 있어서,상기 복수의 트렌치들 내에, 복수의 전극층들을 각각 둘러싸는 복수의 ONO층들을 생성하는 단계는 상기 복수의 트렌치들 내에, 복수의 ONO층들을 각각 증착하는 단계; 및 상기 복수의 ONO층들이 각각 증착된 상기 복수의 트렌치들 내에 상기 복수의 전극층들을 각각 형성하는 단계를 포함하는 3차원 플래시 메모리의 제조 방법
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