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저항형 메모리 장치 및 그 제조 방법

  • 기술번호 : KST2015085513
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 저항형 메모리 장치 및 그 제조 방법을 제공한다. 이 저항형 메모리 장치에 의하면, 메모리 셀을 다층으로 배치하여 고집적화에 유리하다. 또한, 인접한 층의 서로 평행한 도전라인들이 서로 수직적으로 중첩되지 않도록 배치하여, 프로그램/소거와 같은 동작시 발생되는 오류를 감소시킬 수 있다. 다층 저항형 메모리 장치
Int. CL H01L 21/8247 (2006.01) H01L 27/115 (2006.01)
CPC H01L 45/04(2013.01) H01L 45/04(2013.01) H01L 45/04(2013.01)
출원번호/일자 1020090119776 (2009.12.04)
출원인 한국전자통신연구원
등록번호/일자 10-1361658-0000 (2014.02.05)
공개번호/일자 10-2011-0062908 (2011.06.10) 문서열기
공고번호/일자 (20140221) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.12.04)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최성율 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 오세준 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)(특허법인 고려)
2 권혁수 대한민국 서울특별시 강남구 언주로 ***, *층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소)
3 송윤호 대한민국 서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2009.12.04 수리 (Accepted) 1-1-2009-0750434-51
2 의견제출통지서
Notification of reason for refusal
2013.02.20 발송처리완료 (Completion of Transmission) 9-5-2013-0116799-70
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2013.03.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0263984-88
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2013.03.27 수리 (Accepted) 1-1-2013-0263985-23
5 최후의견제출통지서
Notification of reason for final refusal
2013.08.14 발송처리완료 (Completion of Transmission) 9-5-2013-0562143-34
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2013.10.14 수리 (Accepted) 1-1-2013-0925169-33
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2013.10.14 보정승인 (Acceptance of amendment) 1-1-2013-0925170-80
8 등록결정서
Decision to grant
2014.01.29 발송처리완료 (Completion of Transmission) 9-5-2014-0073250-19
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판 상에 제 1 방향으로 신장되며 복수개의 서로 평행한 제 1 도전라인들;상기 제 1 도전라인들 상에 상기 제 1 방향과 교차하는 제 2 방향으로 신장되는 복수개의 서로 평행한 제 2 도전라인들;상기 제 2 도전라인들 상에 상기 제 1 방향으로 신장되며 복수개의 서로 평행한 제 3 도전라인들;상기 제 1 도전라인과 상기 제 2 도전 라인 사이에 개재되는 제 1 정보저장막;상기 제 2 도전라인과 상기 제 3 도전 라인 사이에 개재되는 제 2 정보저장막; 및 상기 제2 도전 라인과 상기 제1 정보저장막 사이 그리고 상기 제3 도전 라인과 상기 제2 정보저장막 사이에 각각 제공되는 산화막들을 포함하되, 상기 제 1 도전라인과 상기 제 3 도전라인은 수직적으로 서로 중첩되지 않는 것을 특징으로 하는 저항형 메모리 장치
2 2
제 1 항에 있어서,상기 제 3 도전 라인들 상에 배치되며 상기 제 2 방향으로 신장되는 복수개의 서로 평행한 제 4 도전라인들을 더 포함하되,상기 제 4 도전라인은 상기 제 2 도전라인과 수직적으로 서로 중첩되지 않는 것을 특징으로 하는 저항형 메모리 장치
3 3
제 2 항에 있어서,상기 제 4 도전 라인들 상에서 상기 제 1 방향으로 신장되며 상기 제 4 도전라인들과 절연된 제 n 도전 라인들; 및상기 제 n 도전 라인들 상에서 상기 제 3 방향으로 신장되며 상기 제 n 도전 라인들과 절연된 제 n+1 도전라인들을 더 포함하되,여기서 n은 5 이상이며,상기 제 n 도전라인들 중 어느 하나는 상기 제 1 도전라인과 수직적으로 중첩되며,상기 제 n+1 도전라인들 중 어느 하나는 상기 제 2 도전라인과 수직적으로 중첩되는 것을 특징으로 하는 저항형 메모리 장치
4 4
제 1 항에 있어서,상기 제 1 및 제 2 정보저장막들은 금속산화막을 포함하는 것을 특징으로 하는 저항형 메모리 장치
5 5
제 4 항에 있어서,상기 제 1 내지 제 3 도전라인들은 상기 제 1 및 제 2 정보저장막들에 포함된 금속보다 산소친화도가 높은 금속을 포함하는 것을 특징으로 하는 저항형 메모리 장치
6 6
제 5 항에 있어서,상기 제 1 내지 제 3 도전라인들은 알루미늄 또는 알칼리 금속을 포함하는 것을 특징으로 하는 저항형 메모리 장치
7 7
삭제
8 8
제 1 항에 있어서,상기 제 1 및 제 2 산화막의 두께는 상기 도전라인들 중에 적어도 하나에 인가되는 전압에 의해 변하는 것을 특징으로 하는 저항형 메모리 장치
9 9
제 1 항에 있어서,상기 도전라인들 중에 적어도 하나에 인가되는 전압에 의해 상기 제 1 및 제 2 정보저장막들 내의 전하트랩 사이트 수가 변하는 것을 특징으로 하는 저항형 메모리 장치
10 10
제 1 항에 있어서,상기 제 1 및 제 2 정보저장막들은 상기 기판의 전면을 덮는 것을 특징으로 하는 저항형 메모리 장치
11 11
제 1 항에 있어서,상기 제 1 정보저장막은 상기 제 1 도전라인과 상기 제 2 도전라인이 교차하는 지점에 위치하고, 상기 제 2 정보저장막은 상기 제 2 도전라인과 상기 제 3 도전라인이 교차하는 지점에 위치하는 것을 포함하는 것을 특징으로 하는 저항형 메모리 장치
12 12
제 11 항에 있어서,상기 제 1 및 제 2 정보저장막들은 N형 금속 산화막을 포함하며, 상기 저항형 메모리 장치는,상기 제 1 정보저장막과 상기 제 1 도전 라인 사이에 위치하는 제 1 P형 패턴; 및상기 제 2 정보저장막과 상기 제 2 도전 라인 사이에 위치하는 제 2 P형 패턴을 더 포함하는 것을 특징으로 하는 저항형 메모리 장치
13 13
제 1 항에 있어서,상기 제 1 정보저장막과 상기 제 1 도전라인 사이에 개재되는 제 1 확산방지막과 상기 제 2 정보저장막과 상기 제 2 도전라인 사이에 개재되는 제 2 확산방지막을 더 포함하는 것을 특징으로 하는 저항형 메모리 장치
14 14
제 1 항에 있어서,상기 제 1 및 제 2 정보저장막들은 상기 도전라인들 중에 적어도 하나에 인가되는 전압에 따라 복수의 전도도 상태를 가지는 것을 특징으로 하는 저항형 메모리 장치
15 15
기판 상에 제 1 방향으로 신장되며 복수개의 서로 평행한 제 1 도전라인들을 형성하는 단계;상기 제 1 도전라인들 상에 제 1 정보저장막을 형성하는 단계;상기 제 1 정보저장막 상에 상기 제 1 방향과 교차하는 제 2 방향으로 신장되는 복수개의 서로 평행한 제 2 도전라인들을 형성하는 단계;상기 제 2 도전라인들 상에 제 2 정보저장막을 형성하는 단계; 및상기 제 2 정보저장막 상에 상기 제 1 방향으로 신장되며 복수개의 서로 평행한 제 3 도전라인들을 형성하는 단계를 포함하되,상기 제 1 도전라인과 상기 제 3 도전라인은 수직적으로 서로 중첩되지 않도록 형성되고, 상기 제2 도전 라인과 상기 제1 정보 저장막 사이 그리고 상기 제3 도전 라인과 상기 제2 정보 저장막 사이에 산화막들이 형성되는 것을 특징으로 하는 저항형 메모리 장치의 제조 방법
16 16
제 15 항에 있어서,상기 제 1 및 제 2 정보저장막들은 금속산화막을 포함하는 것을 특징으로 하는 저항형 메모리 장치의 제조 방법
17 17
제 16 항에 있어서,상기 제 2 및 제 3 도전라인들은 상기 제 1 및 제 2 정보저장막들 내에 포함되는 금속보다 산소친화도가 더 높은 금속을 포함하는 것을 특징으로 하는 저항형 메모리 장치의 제조 방법
18 18
삭제
19 19
삭제
20 20
제 15 항에 있어서,상기 제 3 도전라인들 상에 제 3 정보저장막을 형성하는 단계; 및상기 제 3 정보저장막 상에 상기 제 2 방향으로 신장되는 복수개의 서로 평행한 제 4 도전라인들을 형성하는 단계를 더 포함하되,상기 제 4 도전라인은 상기 제 2 도전라인과 수직적으로 서로 중첩되지 않도록 형성되는 것을 특징으로 하는 저항형 메모리 장치의 제조 방법
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1 US08344344 US 미국 FAMILY
2 US08980721 US 미국 FAMILY
3 US20110133148 US 미국 FAMILY
4 US20130089965 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2011133148 US 미국 DOCDBFAMILY
2 US2013089965 US 미국 DOCDBFAMILY
3 US8344344 US 미국 DOCDBFAMILY
4 US8980721 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.