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메모리 셀 선택 회로를 포함하는 반도체 메모리 장치와그것의 동작 방법

  • 기술번호 : KST2015140751
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 메모리 셀 선택 회로를 포함하는 반도체 메모리 장치와 그것의 동작 방법에 관한 것으로서, 본 발명에 따른 반도체 메모리 장치는, 메모리 셀 어레이, 제1 메모리 셀 선택 회로, 제2 메모리 셀 선택 회로, 및 주변 회로부를 포함한다. 메모리 셀 어레이는 복수의 워드 라인과 복수의 비트 라인을 공유하는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 기입 또는 소거 동작시 공급되는 전압에 따라 가변하는 저항값을 가진다. 제1 메모리 셀 선택 회로는 워드 라인 선택 신호들에 응답하여 복수의 워드 라인들 중 적어도 하나의 선택 워드 라인에 워드 라인 선택 전압을 출력한다. 제2 메모리 셀 선택 회로는 비트 라인 선택 신호들에 응답하여 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키고, 나머지 비선택 비트 라인들에 비트 라인 차폐(shield) 전압을 출력한다. 본 발명에 따른 반도체 메모리 장치와 그것의 동작 방법은 메모리 셀의 크로스토크 현상이나 커플링 현상에 의한 동작 성능의 저하를 감소시킬 수 있다.메모리 셀 선택 회로, 비트 라인 차폐 전압, 비트 라인 드라이버
Int. CL G11C 13/00 (2006.01.01)
CPC G11C 13/0023(2013.01) G11C 13/0023(2013.01) G11C 13/0023(2013.01) G11C 13/0023(2013.01) G11C 13/0023(2013.01) G11C 13/0023(2013.01)
출원번호/일자 1020060086577 (2006.09.08)
출원인 한양대학교 산학협력단
등록번호/일자 10-0742203-0000 (2007.07.18)
공개번호/일자
공고번호/일자 (20070724) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.09.08)
심사청구항수 26

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 이상선 대한민국 서울 강동구
2 김정하 대한민국 서울 성동구
3 박유진 대한민국 경북 경주시
4 윤한섭 대한민국 경기 이천시
5 홍종균 대한민국 서울 성동구
6 정성대 대한민국 서울 서초구
7 정종인 대한민국 경기 하남시 덕

대리인

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번호 이름 국적 주소
1 채종길 대한민국 서울특별시 송파구 백제고분로 ***, *층 (방이동, 나노빌딩)(세화국제특허법률사무소)
2 이수찬 대한민국 서울특별시 송파구 법원로**길 **, A동 *층 ***호 (문정동, H비지니스파크)(*T국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울 성동구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.09.08 수리 (Accepted) 1-1-2006-0649155-66
2 우선심사신청서
Request for Accelerated Examination		 2007.01.24 수리 (Accepted) 1-1-2007-0072634-92
3 의견제출통지서
Notification of reason for refusal		 2007.02.08 발송처리완료 (Completion of Transmission) 9-5-2007-0076018-16
4 의견서
Written Opinion		 2007.02.15 수리 (Accepted) 1-1-2007-0142042-48
5 명세서등보정서
Amendment to Description, etc.		 2007.02.15 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0142041-03
6 등록결정서
Decision to grant		 2007.04.20 발송처리완료 (Completion of Transmission) 9-5-2007-0210238-65
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.03.11 수리 (Accepted) 4-1-2008-5037763-28
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
복수의 워드 라인과 복수의 비트 라인을 공유하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;워드 라인 선택 신호들에 응답하여 상기 복수의 워드 라인들 중 적어도 하나의 선택 워드 라인에 워드 라인 선택 전압을 출력하고, 나머지 비선택 워드 라인들을 플로우팅 시키는 제1 메모리 셀 선택 회로;비트 라인 선택 신호들에 응답하여 상기 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키고, 나머지 비선택 비트 라인들에 비트 라인 차폐(shield) 전압을 출력하는 제2 메모리 셀 선택 회로; 및외부 어드레스 신호와 외부 제어 신호에 응답하여, 상기 워드 라인 선택 신호들, 상기 비트 라인 선택 신호들, 상기 워드 라인 선택 전압, 및 상기 비트 라인 차폐 전압을 발생하고, 상기 복수의 메모리 셀들에／로부터 기입／판독 데이터를 기입／판독하거나, 또는 상기 복수의 메모리 셀들을 소거하는 주변 회로부를 포함하고,상기 복수의 메모리 셀들 각각은 상기 복수의 워드 라인 중 하나와, 상기 복수의 비트 라인 중 하나 사이에 연결되는 적어도 하나의 저항 소자를 포함하고, 상기 적어도 하나의 저항 소자는, 기입 또는 소거 동작시 자신과 연결된 워드 라인과 비트 라인에 공급되는 전압에 따라, 자신을 통하여 흐르는 전류량이 변경되는 것에 의해, 가변하는 저항값을 가지며,상기 제2 메모리 셀 선택 회로가 상기 적어도 하나의 선택 비트 라인을 플로우팅 시킬 때, 상기 적어도 하나의 선택 워드 라인, 상기 복수의 메모리 셀들 중 적어도 하나, 상기 적어도 하나의 선택 비트 라인, 상기 주변 회로부, 및 그라운드로 이루어지는 전류 패스가 형성되고,상기 제2 메모리 셀 선택 회로가 나머지 비선택 비트 라인들에 상기 비트 라인 차폐 전압을 출력할 때, 상기 나머지 비선택 비트 라인들에 각각 연결된 메모리 셀들을 통한 전류 흐름이 차단되는 것을 특징으로 하는 반도체 메모리 장치
2 2
제1항에 있어서,상기 제1 메모리 셀 선택 회로는, 상기 주변 회로부와 상기 복수의 워드 라인들 사이에 각각 연결되고, 상기 워드 라인 선택 신호들에 각각 응답하여 온 또는 오프되는 복수의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치
3 3
제2항에 있어서,상기 복수의 스위치들 각각은 상기 주변 회로부와, 상기 복수의 워드 라인들 중 하나 사이에 연결되는 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터의 게이트에는 상기 복수의 워드 라인 선택 신호들 중 하나가 입력되는 것을 특징으로 하는 반도체 메모리 장치
4 4
제2항에 있어서,상기 복수의 스위치들 중 상기 적어도 하나의 선택 워드 라인에 연결된 적어도 하나의 스위치가 온 될 때, 나머지 스위치들은 오프되는 것을 특징으로 하는 반도체 메모리 장치
5 5
제1항에 있어서,상기 제2 메모리 셀 선택 회로는, 상기 주변 회로부와 상기 복수의 비트 라인들 사이에 각각 연결되고, 상기 비트 라인 선택 신호들에 각각 응답하여 온 또는 오프되는 복수의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치
6 6
제5항에 있어서,상기 복수의 스위치들 각각은 상기 주변 회로부와, 상기 복수의 비트 라인들 중 하나 사이에 연결되는 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터의 게이트에는 상기 복수의 비트 라인 선택 신호들 중 하나가 입력되는 것을 특징으로 하는 반도체 메모리 장치
7 7
제6항에 있어서,상기 복수의 스위치들 중 상기 적어도 하나의 선택 비트 라인에 연결된 적어도 하나의 스위치가 오프 될 때, 나머지 스위치들은 온되는 것을 특징으로 하는 반도체 메모리 장치
8 8
제1항에 있어서, 상기 주변 회로부는,상기 외부 어드레스 신호 또는 상기 외부 제어 신호를 수신하는 입력 버퍼;상기 입력 버퍼로부터 수신되는 상기 외부 어드레스 신호에 기초하여, 로우 어드레스 신호와 칼럼 어드레스 신호를 출력하고, 상기 입력 버퍼로부터 수신되는 상기 외부 제어 신호에 응답하여, 기입 명령, 판독 명령, 및 소거 명령 중 하나를 발생하는 제어부;상기 로우 어드레스 신호를 디코딩하고, 상기 워드 라인 선택 신호들과 상기 워드 라인 선택 전압을 출력하는 X-디코더;상기 칼럼 어드레스 신호를 디코딩하고, 상기 비트 라인 선택 신호들과 상기 비트 라인 차폐 전압을 출력하는 Y-디코더;상기 판독 데이터를 외부 장치에 출력하는 데이터 입출력 회로; 및상기 복수의 비트 라인들을 통하여 수신되는 상기 판독 데이터를 센싱 및 증폭하여 상기 데이터 입출력 회로에 출력하는 센스 앰프 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치
9 9
제8항에 있어서,상기 기입 명령, 상기 판독 명령, 및 상기 소거 명령 중 하나에 응답하여, 상기 워드 라인 선택 전압과 상기 비트 라인 차폐 전압을 발생하고, 상기 워드 라인 선택 전압을 상기 X-디코더에 출력하고, 상기 비트 라인 차폐 전압을 상기 Y-디코더에 출력하는 전압 발생기를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치
10 10
제8항에 있어서,상기 제1 메모리 셀 선택 회로는 상기 X-디코더와 상기 복수의 워드 라인 사이에 연결되고, 상기 제2 메모리 셀 선택 회로는 상기 Y-디코더와 상기 복수의 비트 라인 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치
11 11
제8항에 있어서,상기 데이터 입출력 회로는 상기 외부 장치로부터 상기 기입 데이터를 수신하고,상기 제어부는 상기 기입 동작시 상기 데이터 입출력 회로로부터 수신되는 상기 기입 데이터와 상기 칼럼 어드레스 신호에 기초하여, 기입 구동 신호들을 더 출력하고, 상기 소거 동작시 상기 칼럼 어드레스 신호에 기초하여, 소거 구동 신호들을 더 출력하는 것을 특징으로 하는 반도체 메모리 장치
12 12
제11항에 있어서,상기 복수의 비트 라인들에 각각 연결되는 복수의 비트 라인 드라이버들을 더 포함하고,상기 복수의 비트 라인 드라이버들 각각은 상기 기입 구동 신호들 중 하나에 응답하여, 자신과 연결된 비트 라인에 기입 전압을 공급하고, 상기 소거 구동 신호들 중 하나에 응답하여, 자신과 연결된 비트 라인에 소거 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치
13 13
제12항에 있어서,상기 복수의 비트 라인 드라이버들 중 상기 적어도 하나의 선택 비트 라인에 연결된 적어도 하나의 비트 라인 드라이버만이 자신과 연결된 비트 라인에 상기 기입 전압 또는 상기 소거 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치
14 14
제8항에 있어서,데이터 입출력 신호에 응답하여 상기 복수의 비트 라인들을 상기 센스 앰프 회로에 연결하거나 또는 분리하는 입출력 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치
15 15
제14항에 있어서,상기 센스 앰프 회로는 상기 데이터 입출력 회로에 연결되는 복수의 센스 앰프들을 포함하고,상기 입출력 선택 회로는 상기 복수의 비트 라인들과 상기 복수의 센스 앰프들 사이에 각각 연결되고, 상기 데이터 입출력 신호에 각각 응답하여 온 또는 오프 되는 복수의 입출력 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치
16 16
제15항에 있어서,상기 복수의 입출력 스위치들은 상기 기입 동작 또는 상기 소거 동작시 오프 되고, 판독 동작시 온 되는 것을 특징으로 하는 반도체 메모리 장치
17 17
제1항에 있어서,상기 비트 라인 차폐 전압은 그라운드 전압보다 더 큰 상기 워드 라인 선택 전압과 동일하게 설정되는 것을 특징으로 하는 반도체 메모리 장치
18 18
제12항에 있어서,상기 기입 전압은 상기 워드 라인 선택 전압보다 더 큰 것을 특징으로 하는 반도체 메모리 장치
19 19
제12항에 있어서,상기 소거 전압은 그라운드 전압보다 더 작은 것을 특징으로 하는 반도체 메모리 장치
20 20
기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 판독 동작 방법에 있어서,판독 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계;로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 하나에 상기 워드 라인 선택 전압을 공급하는 단계;칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계;상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및상기 적어도 하나의 선택 비트 라인을 통하여 전달된 판독 데이터를 센싱 및 증폭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 판독 동작 방법
21 21
제20항에 있어서,상기 비트 라인 차폐 전압은 상기 워드 라인 선택 전압과 동일하게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 판독 동작 방법
22 22
기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 기입 동작 방법에 있어서,기입 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계;로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 하나에 상기 워드 라인 선택 전압을 공급하는 단계;칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계;상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및상기 칼럼 어드레스 신호와 기입 데이터에 기초하여, 상기 선택 비트 라인에 기입 전압 또는 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인과 상기 선택 비트 라인에 연결된 적어도 하나의 메모리 셀에 상기 기입 데이터를 기입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기입 동작 방법
23 23
제22항에 있어서,상기 비트 라인 차폐 전압은 그라운드 전압보다 더 큰 상기 워드 라인 선택 전압과 동일하게 설정되고, 상기 기입 전압은 상기 워드 라인 선택 전압보다 더 크고, 상기 소거 전압은 상기 그라운드 전압보다 더 작은 것을 특징으로 하는 반도체 메모리 장치의 기입 동작 방법
24 24
기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 동작 방법에 있어서,소거 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계;로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 일부 또는 전체에 상기 워드 라인 선택 전압을 공급하는 단계;칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계;상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및상기 칼럼 어드레스 신호에 기초하여, 상기 선택 비트 라인에 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인과 상기 선택 비트 라인에 연결된 적어도 하나의 메모리 셀을 소거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 소거 동작 방법
25 25
제24항에 있어서,상기 비트 라인 차폐 전압은 그라운드 전압보다 더 큰 상기 워드 라인 선택 전압과 동일하게 설정되고, 상기 소거 전압은 상기 그라운드 전압보다 더 작은 것을 특징으로 하는 반도체 메모리 장치의 소거 동작 방법
26 26
기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 동작 방법에 있어서,소거 명령에 응답하여, 워드 라인 선택 전압을 발생하는 단계;로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 일부 또는 전체에 상기 워드 라인 선택 전압을 공급하는 단계;제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들을 플로우팅 시키는 단계; 및상기 복수의 비트 라인들에 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인들에 연결된 메모리 셀들을 소거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 소거 동작 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.