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플래시 메모리 소자 및 그 제조방법

  • 기술번호 : KST2015161233
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 소자 구조에 관한 것이다.본 발명에 의하면 기존의 공정과 양립성이 있고, 쉽게 구현이 가능한 고집적, 고성능, 2 bit 구현이 가능한 함몰채널 기반의 새로운 소자 구조를 제시한다. 이렇게 제안된 소자는 함몰된 채널 내에 전하저장을 위한 노드를 스페이서 형태로 형성하여 2차원 상의 셀 면적을 크게 줄이면서 2 bit가 가능하고 짧은 채널효과가 억제되는 구조를 갖는다. 또한, 함몰된 실리콘 표면 주변의 절연막을 선택적으로 약간 제거하면 함몰된 채널의 표면 뿐만 아니라 측면이 드러나고 이 상태에서도 스페이서를 형성하여 저장노드로 이용하게 되면 채널에 대한 제어전극의 통제능력을 개선하고 소자의 on/off 특성을 개선할 수 있다. 실리콘, 바디, 함몰채널, 스페이서(Spacer), 플로팅 노드, SONOS, NFGM, 다중 비트 (multiple bit), 나노 플로팅 게이트, 자기정렬
Int. CL H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01) B82Y 10/00 (2017.01.01)
CPC H01L 21/28158(2013.01) H01L 21/28158(2013.01)
출원번호/일자 1020050104301 (2005.11.02)
출원인 경북대학교 산학협력단
등록번호/일자 10-0742758-0000 (2007.07.19)
공개번호/일자 10-2007-0047498 (2007.05.07) 문서열기
공고번호/일자 (20070726) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.11.02)
심사청구항수 42

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 이종일 대한민국 서울특별시 영등포구 당산로**길 **(당산동*가) 진양빌딩 *층(대일국제특허법률사무소)
2 김순웅 대한민국 서울시 구로구 디지털로**길 **, ***호 (구로동,에이스테크노타워*차)(정진국제특허법률사무소)
3 정영수 대한민국 서울특별시 금천구 가산디지털 *로 **, ****호 (가산동, 에이스한솔타워)(한영국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2005.11.02 수리 (Accepted) 1-1-2005-0630639-84
2 출원인변경신고서
Applicant change Notification		 2006.05.18 수리 (Accepted) 1-1-2006-0346589-94
3 대리인변경신고서
Agent change Notification		 2006.06.05 수리 (Accepted) 1-1-2006-0396277-60
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2006.06.19 수리 (Accepted) 4-1-2006-0014280-97
5 의견제출통지서
Notification of reason for refusal		 2006.10.25 발송처리완료 (Completion of Transmission) 9-5-2006-0617978-77
6 명세서등보정서
Amendment to Description, etc.		 2006.12.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0954590-80
7 의견서
Written Opinion		 2006.12.22 수리 (Accepted) 1-1-2006-0954580-23
8 의견제출통지서
Notification of reason for refusal		 2007.04.17 발송처리완료 (Completion of Transmission) 9-5-2007-0204722-66
9 의견서
Written Opinion		 2007.06.11 수리 (Accepted) 1-1-2007-0419866-61
10 명세서등보정서
Amendment to Description, etc.		 2007.06.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0419868-52
11 등록결정서
Decision to grant		 2007.06.27 발송처리완료 (Completion of Transmission) 9-5-2007-0353909-57
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되며, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극이 형성될 부분을 따라 표면으로부터 소정 깊이로 함몰되도록 형성되고, 상기 함몰된 담장형 반도체 바디의 표면 및 일부 측면에 터널링용 제 3절연막이 형성되며,상기 함몰된 영역 내에서 소정위치의 수직 표면 및 일부 측면에 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되는 구조를 포함하는 것을 특징으로 하는 플래시 메모리 소자
2 2
청구항 1에 있어서,상기 담장형 반도체 바디의 함몰영역 내에 형성되는 제어전극과, 소정의 깊이로 함몰된 제 1절연막 및 필드용 제 2절연막에 형성되는 제어 전극을 바디 함몰영역에 형성된 제어전극과 정렬하여 형성하되, 표면 아래에 형성되는 제어전극의 폭을 서로 다르게 하고, 표면 위로 돌출된 제어전극의 폭이나 높이는 동일하게 형성하는 것을 특징으로 하는 플래시 메모리 소자
3 3
반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디 영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되며, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극과 담장형 반도체 바디가 만나는 부근에만 제거되어 형성되고, 상기 함몰된 담장형 반도체 바디의 표면 및 일부 측면에 터널링용 제 3절연막이 형성되며,상기 함몰된 영역 내에서 소정위치의 수직 표면 및 일부 측면에 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되는 구조를 포함하는 것을 특징으로 하는 플래시 메모리 소자
4 4
청구항 1 또는 청구항 3에 있어서,상기 담장형 반도체 바디에서 함몰된 영역의 수직 표면 및 상기 수직 표면의 측면에 전하 저장노드가 형성될 때, 상기 측면에 형성되는 전하 저장영역의 폭은 1 nm에서 50 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
5 5
청구항 1 또는 청구항 3에 있어서,상기 담장형 반도체 바디영역에 함몰영역이 형성되고, 상기 함몰된 수직 표면 및 측벽에 형성되는 전하저장 노드는 소스/드레인 접합깊이를 기준으로 기판 쪽으로 100 nm에서 기판 반대쪽으로 200 nm 사이의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
6 6
반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되며, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극이 형성될 부분을 따라 표면으로부터 소정 깊이로 함몰되도록 형성되고, 상기 함몰된 담장형 반도체 바디의 표면에 터널링용 제 3절연막이 형성되며,상기 함몰된 영역 내에서 소정위치의 수직 표면에만 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되는 구조를 포함하는 것을 특징으로 하는 플래시 메모리 소자
7 7
반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되고, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극이 형성될 부분을 따라 표면으로부터 소정 깊이로 함몰되도록 형성되고, 상기 함몰된 담장형 반도체 바디의 표면 및 일부 측면에 터널링용 제 3절연막이 형성되며,상기 함몰된 영역의 바닥 표면을 제외한 표면 및 측면에 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되는 구조를 포함하는 것을 특징으로 하는 플래시 메모리 소자
8 8
청구항 7에 있어서,상기 함몰된 바디 영역에서 바닥 표면의 측면에 형성된 전하저장 노드가 측면을 덮는 폭은 함몰된 영역에서 수직 표면의 측면을 덮는 폭과 같거나 작거나 큰 것 중 어느 하나의 구조로 형성된 것을 특징으로 하는 플래시 메모리 소자
9 9
청구항 7 또는 청구항 8에 있어서,상기 함몰된 영역에서 바닥 표면의 측면에 형성된 전하저장 노드를 비등방 식각을 통해 제거하여 형성된 것을 특징으로 하는 플래시 메모리 소자
10 10
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디의 폭은 4 nm에서 200 nm 사이의 범위에서 형성되고, 반도체 기판으로부터의 높이는 100 nm에서 1000 nm 사이의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
11 11
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디의 구조에서, 바디의 표면으로부터 기판까지 형성되는 바디의 폭을 일정하게 하거나, 위쪽은 좁고 아래로 가면서 그 폭을 증가시키거나, 바디 표면에서 적절한 위치까지는 균일한 두께로 형성되다가 바디 표면의 아래에서 기판까지 상기 폭이 증가하도록 구현된 바디를 갖는 것을 특징으로 하는 플래시 메모리 소자
12 12
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 함몰되는 영역의 폭은 10 nm에서 200 nm 사이에서 형성되고, 깊이는 20 nm에서 900 nm 사이에서 형성된 것을 특징으로 하는 플래시 메모리 소자
13 13
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디에서 함몰된 영역의 프로파일이 함몰영역의 바닥 부근과 위쪽에서 함몰되는 폭이 같거나 혹은 서로 다르게 형성된 것을 특징으로 하는 플래시 메모리 소자
14 14
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디에서 함몰된 영역의 표면과 측면 사이에 존재하는 모서리는 직각, 둔각, 둥근 것 중 어느 하나로 형성되어 소자의 내구성을 높이는 것을 특징으로 하는 플래시 메모리 소자
15 15
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디에서 함몰된 영역의 바닥 근처에 형성되는 코너는 직각, 둔각, 둥근 것 중 어느 하나로 형성되어 소자의 내구성을 높이는 것을 특징으로 하는 플래시 메모리 소자
16 16
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 터널링용 제 3절연막의 두께는 EOT(실리콘 산화막을 기준으로 한 등가 산화막 두께) 기준으로 0
17 17
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 터널링용 제 3절연막의 재질은 실리콘 산화막이나 고유전 상수를 가진 절연막을 사용하는 것을 특징으로 하는 플래시 메모리 소자
18 18
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 전하저장 노드의 두께는 1 nm에서 50 nm 사이의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
19 19
청구항 1, 청구항 3, 청구항 6 중 어느 한 항에 있어서,상기 담장형 바디에 함몰영역이 형성되고 터널링 절연막이 형성되며, 상기 터널링 절연막의 표면에 형성되는 전하저장 노드는 수직 표면에서 유한한 길이를 갖도록 형성하되, 상기 전하 저장노드의 수직 방향으로의 길이는 2 nm에서 400 nm 사이에서 형성되고, 저장노드의 수직 방향 중심 부분이 함몰되지 않은 바디 표면을 기준으로 기판 쪽으로 200 nm에서 기판 반대쪽으로 200 nm의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
20 20
청구항 1, 청구항 3, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디에 함몰영역이 형성되고, 상기 함몰된 영역의 수직 표면 및 측면에 형성되는 전하저장 노드의 수직 길이는 서로 같거나 혹은 다르게 형성된 것을 특징으로 하는 플래시 메모리 소자
21 21
청구항 1, 청구항 3, 청구항 7 중 어느 한 항에 있어서,상기 전하저장 노드가 형성될 때, 함몰된 바디의 수직 표면에 형성된 채널 및 측면에 형성되는 측면 채널을 감싸도록 형성하고, 상기 측면 채널을 감싸는 거리(또는 폭)는 1 nm에서 50 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
22 22
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 전하저장 노드는 도전성 재료로서 폴리실리콘, 아몰퍼스 실리콘, 폴리 SiGe, 폴리 Ge, 아몰퍼스 Ge, 일원계 및 2원계 금속, 실리사이드 중 어느 하나로 형성되며, 절연성 재료로서 전하를 저장할 수 있는 질화막 혹은 고유전상수를 갖는 절연막이 적용되는 것을 특징으로 하는 플래시 메모리 소자
23 23
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 전하저장 노드는 나노 크기의 dot을 적용하여 구현하며, 상기 dot의 재료로는 도전성의 폴리실리콘, 아몰퍼스 실리콘, 폴리 SiGe, 폴리 Ge, 아몰퍼스 Ge, 일원계 및 2원계 금속, 실리사이드 중 어느 하나로 형성되며, 절연성 재료로는 전하를 저장할 수 있는 질화막 혹은 고유전상수를 갖는 절연막이 적용되는 것을 특징으로 하는 플래시 메모리 소자
24 24
청구항 23에 있어서,상기 전하저장 노드로 사용되는 나노 크기의 dot의 크기는 1 nm에서 40 nm 사이의 범위에서 형성되며, 상기 dot의 모양은 구형, 반구형, 타원형, 모서리나 코너가 둥글게 된 피라미드 형, 모서리나 코너가 둥글게 되어 있으면서 위쪽은 반구형으로 아래쪽은 임의 형태의 사각형 모양 중 어느 하나로 형성된 것을 특징으로 하는 플래시 메모리 소자
25 25
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 전하저장 노드를 형성할 때 전하를 저장할 수 있는 절연물질을 적용하거나 혹은 전기적으로 격리되는 다수의 나노 크기 dot을 적용하는 경우, 소스와 드레인 측에 각각 1 비트를 저항할 수 있도록 하여 셀 당 2 비트 또는 그 이상의 비트가 저장될 수 있도록 하는 것을 특징으로 하는 플래시 메모리 소자
26 26
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 전하 저장노드를 형성할 때, 워드라인을 따라서 셀과 셀 사이에서 저장노드의 격리를 위해 추가의 마스크를 적용하여 셀 주변에만 전하저장 노드를 국한하여 형성하거나, 혹은 자기정렬 방법을 사용하여 마스크 사용 없이 셀 주변에만 전하 저장노드를 형성한 것을 특징으로 하는 플래시 메모리 소자
27 27
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 전극간 절연막의 두께는 2 nm에서 30 nm 사이에서 형성되며, 유전상수, 밴드갭, 절연성이 서로 다른 절연물질이 단층 또는 다층으로 구성되어 사용된 것을 특징으로 하는 플래시 메모리 소자
28 28
청구항 1, 청구항 3, 청구항 7 중 어느 한 항에 있어서,상기 제어전극이 형성될 때, 함몰된 바디의 표면에 형성된 채널 및 측면에 형성되는 측면 채널을 감싸도록 형성하고, 측면채널을 감싸는 거리(또는 폭)는 1 nm에서 50 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
29 29
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 제어전극이 함몰된 바디 영역에 형성될 때, 함몰된 바디 바닥 근처에서 함몰된 바디의 바닥에 형성된 채널 및 양쪽 측면에 형성되는 측면 채널을 감싸도록 형성하고, 양쪽 측면을 감싸는 수직 거리(또는 폭)는 1 nm에서 50 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
30 30
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 바디에 함몰영역이 형성되고, 함몰된 영역에 제어전극이 형성되고, 상기 제어전극 중 함몰되지 않은 바디 표면을 기준으로 기판 반대쪽으로 돌출된 부분이 900nm이내의 소정 높이로 형성되는 것을 특징으로 하는 플래시 메모리 소자
31 31
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 제어전극의 재료로서 n+와 p+로 도우핑된 폴리실리콘, 폴리 SiGe, 폴리 Ge이 사용되거나, 텅스텐과 같은 일원계 금속이나, TiN이나 TaN과 같은 2 원계 금속, 실리사이드(폴리실리콘이나 폴리 SiGe을 Ni, Co, Hf 등으로 완전히 실리사이드 시킨 물질) 중 어느 하나로 형성된 것을 특징으로 하는 플래시 메모리 소자
32 32
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디에 형성되는 소스/드레인은 함몰영역 근처에서 LDD 형태로 도우핑과 접합깊이를 낮출 수 있고, 접합의 깊이는 5 nm에서 150 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
33 33
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 소스/드레인 도우핑하되, NAND 플래시 응용을 위한 LDD의 최대 불순물 농도는 1×1018cm-3에서 8×1019cm-3 사이의 범위에서 형성되고, NOR 플래시 응용을 위해 제어전극과 오버랩(overlap)하는 소스/드레인 영역의 포함한 소스/드레인 영역의 최대 불순물 농도는 5×1018cm-3에서 5×1021cm-3 사이의 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 소자
34 34
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디에 함몰영역이 형성되고, 상기 함몰영역에 형성되는 소자의 채널 도핑은 1015cm-3에서 5×1018cm-3 사이 범위에서 형성되는 균일한 기본 도핑 혹은 소스/드레인 접합 근처에 peak 농도의 범위로 1016cm-3~ 2×1019cm-3 사이의 값을 갖는 가우시안 형태의 도핑으로 구성된 것을 특징으로 하는 플래시 메모리 소자
35 35
청구항 34에 있어서,상기 주어진 채널 도핑에 추가로 함몰영역의 바닥 부근에 형성되는 채널에만 선택적으로 도핑하되 peak 농도가 1015cm-3 ~ 5×1018cm-3 사이이고, peak 농도의 위치는 함몰되지 않은 담장형 바디 표면으로부터 적어도 500 nm 이하인 가우시안 함수 형태의 프로파일로 도핑된 것을 특징으로 하는 플래시 메모리 소자
36 36
청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 담장형 반도체 바디에 함몰영역이 형성되고, 상기 함몰영역에 형성되는 소자의 채널 도핑은 1015cm-3 ~ 5×1018cm-3 사이 범위에서 형성되는 균일한 기본 도핑, 혹은 함몰영역의 실리콘 표면 또는 표면 및 측면을 따라 채널이 되는 영역에 채널 도핑이 이루어지도록 하고, 표면 근처의 peak 농도가 1016cm-3~ 1×1019cm-3 사이이고 가우시안 형태의 도우핑 프로파일로 구성된 채널 도핑을 갖는 것을 특징으로 하는 플래시 메모리 소자
37 37
청구항 36에 있어서,상기 주어진 도핑을 근거로 하면 함몰영역 바닥 근처에서 소자의 문턱전압이 높기 때문에 프로그램에 따른 문턱전압의 이동(shift)이 감소하는 것을 방지하기 위해 함몰영역 바닥 부근에만 소스/드레인과 같은 타입(type)의 불순물을 도핑하여 문턱전압을 낮추도록 하여 메모리 특성을 개선하는 것을 특징으로 하는 플래시 메모리 소자
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청구항 35 또는 청구항 37에 있어서,상기 주어진 도핑에 추가로 소자의 소스와 드레인 사이의 있을 수 있는 펀치쓰루(punchthrough)를 억제하기 위해, 바디 표면으로부터 500 nm 이내의 깊이에서 peak 농도가 5×1015cm-3 ~ 2×1019cm-3 사이에서 형성되는 가우시안 함수 형태의 프로파일로 표시되는 도핑을 갖는 것을 특징으로 하는 플래시 메모리 소자
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청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,상기 반도체 기판에 담장형 바디를 형성 후 0
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반도체 기판에 기판과 연결되는 담장형 반도체 바디영역 위에 제 1절연막과 필드 절연막용 제 2절연막을 형성하는 단계와;함몰영역 형성을 위한 제 3 절연막을 형성하고 마스크 작업을 통해 제 3절연막을 제거하여 드러난 담장형 바디를 최종 함몰되는 깊이 보다 작게 형성되도록 식각하는 단계와;상기 함몰된 담장형 반도체 바디의 표면처리 공정을 수행하고 제 4절연막을 형성하는 단계와;전하저장 노드를 형성하되 비등방 식각을 수행하여 스페이서 형태의 전하저장 노드를 형성하는 단계와;상기 제 4절연막을 제거하고 드러난 반도체 바디를 식각하되, 최종 함몰되는 영역의 바닥 부근에 형성되는 코너를 둥글게 형성하는 단계와;상기 함몰된 반도체 바디의 표면처리 공정을 수행하고 터널링용 제 5 절연막을 형성하는 단계와;전극간 제 6절연막을 형성하고 제어전극을 형성하는 단계와;상기 제 3절연막을 제거하여 드러난 전하 저장노드를 함몰되지 않은 바디 표면으로부터 소정 깊이 만큼 식각하여 형성하는 단계와;상기 담장형 바디 영역 위에 소스/드레인, 층간 절연막, 콘택(contact) 및 금속층을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법
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청구항 40에 있어서,상기 터널링 제 5절연막과 제 4절연막의 두께는 서로 같거나 다르게 형성하되, 상기 터널링 제 5절연막의 두께가 제 4절연막의 두께보다 더 두껍게 하여 전하 저장노드와 접하지 않는 터널링 제 5절연막의 터널링 전류를 감소시키는 것을 특징으로 포함하는 플래시 메모리 소자 제조방법
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청구항 1, 3, 6, 7중 어느 하나에 있어서,상기 전하저장 노드는 함몰되지 않은 바디 표면으로부터 1nm에서 100nm의 거리로 이격되는 것을 특징으로 하는 플래시 메모리 소자
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