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고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링

  • 기술번호 : KST2015161385
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 고집적 플래시 메모리 셀 소자 및 셀 스트링에 관한 것이다. 상기 플래시 메모리 셀 스트링은 다수 개의 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자는 반도체 기판, 반도체 기판에 순차적으로 적층되는 투과 절연막, 나노 도트(dot)로 구성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극을 구비하고, 소스/드레인 영역은 형성되지 않는 것을 특징으로 한다. 상기 플래시 메모리 셀 스트링에서 소스/드레인 기능을 대신하는 반전층의 형성을 쉽게 하는 실리콘 기판 구조를 특징으로 한다. 상기 스위칭 소자는 셀 소자와 연결된 쪽에 소스 또는 드레인 영역을 구비하지 않으며, 셀 소자와 연결되지 않은 쪽에 소스 또는 드레인 영역을 구비하는 것을 특징으로 한다. 본 발명에 의하여 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 개선하고, 제어 전극 및 전하 저장 노드로부터 발생되는 프린징(fringing) 전계를 통해 채널의 반전층을 유기해서 셀과 셀 사이 또는 셀 스트링이 전기적으로 연결되도록 한다.
Int. CL H01L 27/115 (2011.01) H01L 21/8247 (2011.01) B82Y 10/00 (2011.01)
CPC H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01)
출원번호/일자 1020080011337 (2008.02.04)
출원인 경북대학교 산학협력단
등록번호/일자 10-0927863-0000 (2009.11.13)
공개번호/일자 10-2009-0085439 (2009.08.07) 문서열기
공고번호/일자 (20091123) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.02.04)
심사청구항수 25

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.02.04 수리 (Accepted) 1-1-2008-0091772-19
2 보정요구서
Request for Amendment		 2008.02.15 발송처리완료 (Completion of Transmission) 1-5-2008-0022892-76
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2008.02.20 수리 (Accepted) 1-1-2008-0124895-89
4 보정요구서
Request for Amendment		 2008.02.25 발송처리완료 (Completion of Transmission) 1-5-2008-0027800-58
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2008.02.27 수리 (Accepted) 1-1-2008-0142437-14
6 선행기술조사의뢰서
Request for Prior Art Search		 2009.06.15 수리 (Accepted) 9-1-9999-9999999-89
7 선행기술조사보고서
Report of Prior Art Search		 2009.07.10 수리 (Accepted) 9-1-2009-0039722-15
8 등록결정서
Decision to grant		 2009.11.12 발송처리완료 (Completion of Transmission) 9-5-2009-0465977-69
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서, 상기 셀 소자는 반도체 기판, 상기 반도체 기판위에 형성된 1 반도체 박막; 상기 제1 반도체 박막위에 형성된 제2 반도체 박막; 상기 제2 반도체 박막 위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성된 매몰 절연막;을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어지며, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지는 것을 특징으로 하는 플래시 메모리의 셀 스트링
2 2
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서, 상기 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및 상기 셀 소자와 셀 소자 사이의 반도체 기판에 형성된 매몰 절연막; 을 포함하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리의 셀 스트링
3 3
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서, 상기 셀 소자는 반도체 기판, 상기 반도체 기판위에 형성된 제1 반도체 박막; 상기 제1 반도체 박막위에 형성된 제2 반도체 박막; 상기 제2 반도체 박막 위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 상기 제1 반도체 박막에 형성된 매몰 절연막; 을 구비하며, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어지며, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 제1 반도체 박막에 전체적으로 형성된 것을 특징으로 하는 것을 특징으로 하는 플래시 메모리의 셀 스트링
4 4
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서, 상기 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및 상기 반도체 기판에 형성된 매몰 절연막; 을 포함하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들인 나노 도트(dot)의 형태로 이루어지며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 반도체 기판에 전체적으로 형성되는 것을 특징으로 하는 것을 특징으로 하는 플래시 메모리의 셀 스트링
5 5
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
6 6
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링
7 7
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하거나, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에 절연막을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
8 8
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서, 상기 셀 소자는 반도체 기판, 상기 반도체 기판위에 형성된 제1 반도체 박막; 상기 제1 반도체 박막위에 형성된 제2 반도체 박막; 상기 제2 반도체 박막 위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 상기 제2 반도체 박막의 표면에 형성된 소스 및 드레인 영역; 상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성되되, 상기 소스 및 드레인 영역의 하부에 형성된 매몰 절연막; 을 구비하고, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어지며, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
9 9
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서, 상기 셀 소자는 반도체 기판, 상기 반도체 기판위에 형성된 투과 절연막, 상기 투과 절연막위에 순차적으로 형성된 전하 저장 노드 및 컨트롤 절연막, 상기 컨트롤 절연막위에 형성된 제어 전극, 상기 반도체 기판의 표면에 형성된 소스 및 드레인 영역, 셀 소자와 셀 소자 사이의 반도체 기판에 형성되되 상기 소스 및 드레인 영역의 하부에 형성된 매몰 절연막, 을 구비하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
10 10
제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스/드레인 영역은 제어전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
11 11
제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자에 있어서, 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어전극과 겹치지 않게 형성되며, 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 그 소자의 제어전극과 겹치도록 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
12 12
제8항 내지 제9항 중 어느 한 항에 있어서, 상기 제어전극의 측면에 절연성 스페이서를 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
13 13
제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스 및 드레인 영역은 셀 소자의 소스 및 드레인 영역보다 더 높은 농도로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스트링
14 14
제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제어 전극 아래에 형성된 게이트 절연막은 셀 소자와 동일한 투과 절연막, 전하 저장 노드 및 컨트롤 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
15 15
제1항, 제2항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 투과 절연막은 한층 또는 다층의 절연막으로 형성되며, 상기 투과 절연막이 다층의 절연막으로 형성되는 경우 투과 절연막에서 인접한 층은 유전상수 또는 밴드갭이 서로 다른 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링
16 16
제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 전하저장노드를 구성하는 나노 크기의 입자들은 Si, Ge, SiGe, 화합물반도체, 1원계 또는 2원계 이상으로 구성된 금속, 금속산화물, 금속질화물 중 어느 하나로 구성되며, 상기 전하 저장 노드는 한 층 또는 다층으로 구성되며, 만약 상기 전하 저장 노드가 다층으로 구성되는 경우, 전하 저장 노드에서 인접한 층은 얇은 절연층으로 서로 분리되는 것을 특징으로 하는 플래시 메모리 셀 스트링
17 17
제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 컨트롤 절연막은 단층 또는 다층의 절연막으로 구성되며, 상기 컨트롤 절연막이 다층으로 구성되는 경우 컨트롤 절연막에서 인접한 층은 유전상수 또는 밴드갭이 서로 다른 물질들로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
18 18
제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 제어전극은 단층이나 다층의 도전성 물질로 구성되고, 상기 제어 전극이 다층으로 구성되는 경우 제어 전극에서 인접한 층은 서로 다른 일함수를 갖는 도전성 물질들로 구성될 수 있으며, 상기 제어전극은 높은 농도로 도우핑된 Si, 폴리 Si, 폴리 Ge, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼스 Ge, 아몰퍼스 SiGe, 금속산화물, 금속, 금속질화물, 실리사이드 중 하나 또는 둘 이상으로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링
19 19
제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 제어전극 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도보다 높게 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
20 20
제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 매몰 절연막 위에 단결정 반도체 박막이 형성되고, 상기 단결정 반도체 박막의 두께는 1 nm ~ 100 nm 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
21 21
제1항, 제2항, 제3항, 제4항, 제8항 및 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제어전극 길이는 셀 소자의 제어 전극의 길이와 같거나 길게 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
22 22
다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 있어서, 상기 셀 소자는 반도체 기판, 상기 반도체 기판위에 형성된 투과 절연막, 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극, 상기 제어 전극의 양측의 반도체 기판에 형성된 매몰 절연막; 을 포함하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot) 형태로 이루어지며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자
23 23
다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 있어서, 상기 셀 소자는 반도체 기판, 상기 반도체 기판위에 형성된 투과 절연막, 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극, 상기 반도체 기판에 형성된 소스 및 드레인 영역, 상기 제어 전극의 양측의 반도체 기판에 형성된 매몰 절연막, 을 포함하며, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot) 형태로 이루어지며, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자
24 24
제22항 내지 제23항 중 어느 한 항에 있어서, 상기 전하 저장 노드를 구성하는 나노 크기의 입자들은 Si, Ge, SiGe, 화합물반도체, 1원계 또는 2원계 이상으로 구성된 금속, 금속산화물, 금속질화물 중 어느 하나로 이루어지며, 상기 전하 저장 노드는 한 층 또는 다층으로 구성되며, 상기 전하 저장 노드가 다층으로 구성되는 경우, 전하 저장 노드에서 인접한 층은 얇은 절연층으로 서로 분리되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자
25 25
제22항 내지 제23항 중 어느 한 항에 있어서, 단결정을 갖는 추가의 반도체 박막이 상기 제어전극 아래의 반도체 영역에 매몰되어 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자
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1 산업자원부 한국산업기술평가원 고신뢰성 3차원 NFGM 소자개발