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비대칭 듀얼 게이트를 가진 반도체 소자 및 그 어레이

  • 기술번호 : KST2018007075
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 비대칭 듀얼 게이트를 가진 반도체 소자 및 그 어레이에 관한 것으로, 소스, 드레인이 채널 영역을 사이에 두고 수직으로 위치하고, 2개의 게이트가 채널 영역의 양 측면에 서로 비대칭적 구조를 가지며, 하나의 워드 라인에 제 1 게이트와 드레인이 일체로 또는 전기적으로 연결됨으로써, 집적도 증가에 따른 면적 걱정 없이 신경계 모방 시스템 등을 구성할 수 있는 효과가 있다.
Int. CL H01L 29/78 (2006.01.01) H01L 29/66 (2006.01.01) H01L 27/12 (2006.01.01) H01L 21/84 (2006.01.01)
CPC H01L 29/7835(2013.01) H01L 29/7835(2013.01) H01L 29/7835(2013.01) H01L 29/7835(2013.01) H01L 29/7835(2013.01)
출원번호/일자 1020160150246 (2016.11.11)
출원인 서울대학교산학협력단
등록번호/일자
공개번호/일자 10-2018-0052993 (2018.05.21) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.11.11)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 김형진 대한민국 서울특별시 관악구
3 황성민 대한민국 서울특별시 강서구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.11.11 수리 (Accepted) 1-1-2016-1104066-98
2 선행기술조사의뢰서
Request for Prior Art Search
2017.04.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2017.07.18 수리 (Accepted) 9-1-2017-0023645-55
4 의견제출통지서
Notification of reason for refusal
2017.11.17 발송처리완료 (Completion of Transmission) 9-5-2017-0803369-25
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.01.10 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0031743-45
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.01.10 수리 (Accepted) 1-1-2018-0031780-24
7 거절결정서
Decision to Refuse a Patent
2018.04.12 발송처리완료 (Completion of Transmission) 9-5-2018-0253488-94
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.05.11 수리 (Accepted) 1-1-2018-0464278-59
9 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)
2018.05.11 보정승인 (Acceptance of amendment) 1-1-2018-0464260-38
10 등록결정서
Decision to Grant Registration
2018.06.01 발송처리완료 (Completion of Transmission) 9-5-2018-0375370-33
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판에 수직하게 형성된 소스, 채널 영역과 드레인;상기 채널 영역의 일 측벽에 제 1 게이트 절연막을 사이에 두고 형성된 제 1 게이트; 및상기 채널 영역의 타 측벽에 제 2 게이트 절연막을 사이에 두고 형성된 제 2 게이트를 포함하여 구성되고,상기 제 2 게이트 절연막은 전하저장층을 포함하여 상기 제 1 게이트 절연막과 비대칭적이고,상기 제 1 게이트는 상기 드레인과 전기적으로 연결되어 상기 전하저장층을 저장노드로 하는 상기 제 2 게이트와 비대칭 듀얼 게이트를 이루는 것을 특징으로 하는 비대칭 듀얼 게이트를 가진 반도체 소자
2 2
삭제
3 3
제 1 항에 있어서,상기 채널 영역은 플로팅 바디인 것을 특징으로 하는 비대칭 듀얼 게이트를 가진 반도체 소자
4 4
제 1 항에 있어서,상기 소스와 상기 드레인은 상기 채널 영역에 서로 반대 도전형을 갖는 도핑층으로 형성된 것을 특징으로 하는 비대칭 듀얼 게이트를 가진 반도체 소자
5 5
삭제
6 6
반도체 기판에 수직하게 형성된 소스, 채널 영역과 드레인; 상기 채널 영역의 일 측벽에 제 1 게이트 절연막을 사이에 두고 형성된 제 1 게이트; 및 상기 채널 영역의 타 측벽에 제 2 게이트 절연막을 사이에 두고 형성된 제 2 게이트를 포함하여 구성되고, 상기 제 1 게이트와 상기 드레인은 일체로 형성되거나 전기적으로 연결된 반도체 소자가 복수 개 배열된 m(행) x n(열)의 어레이에 있어서,각 행으로 배열된 복수 개의 반도체 소자의 제 1 게이트와 드레인은 하나의 워드 라인에 전기적으로 연결되고,각 열로 배열된 복수 개의 반도체 소자의 제 2 게이트는 상기 워드 라인과 수직하게 배치된 하나의 비트 라인에 전기적으로 연결되고,상기 각 열로 배열된 복수 개의 반도체 소자의 소스는 상기 비트 라인과 평행하게 배치된 하나의 공통 소스 라인에 전기적으로 연결된 것을 특징으로 하는 반도체 소자의 어레이
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제 6 항에 있어서,상기 워드 라인은 상기 제 1 게이트 및 상기 드레인과 동일한 전도성 물질로 일체로 형성되고,상기 비트 라인은 상기 제 2 게이트와 동일한 전도성 물질로 일체로 형성되고,상기 공통 소스 라인은 상기 소스와 동일한 전도성 물질로 일체로 형성된 것을 특징으로 하는 반도체 소자의 어레이
8 8
제 7 항에 있어서,상기 공통 소스 라인은 상기 각 열로 배열된 복수 개의 반도체 소자의 상기 채널 영역과 상기 반도체 기판 사이를 지나는 것을 특징으로 하는 반도체 소자의 어레이
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패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 서울대학교산학협력단 원천기술개발사업 poly-Si TFT 기반 시냅스 모방 소자, 시냅스 구동회로 및 아키텍처 개발