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나선형 채널을 가지는 플래시 메모리 및 이의 제조방법

  • 기술번호 : KST2014042515
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 나선형 채널을 가지는 플래시 메모리 및 이의 제조방법이 개시된다. 절연막 트렌치 상에 형성된 게이트를 중심으로 채널은 회전하면서 나선형 구조를 가지게 된다. 게이트는 절연막 트렌치를 통해 하부 및 측부가 감싸지고, 게이트의 상부에는 상부 채널이 형성된다. 따라서, 상부 채널과 게이트를 통해 프로그램 및 소거 동작이 수행되어 채널의 길이는 증가하게 된다. 나선형 채널, 플래시 메모리, SONOS
Int. CL H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01)
CPC H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01)
출원번호/일자 1020090009557 (2009.02.06)
출원인 한양대학교 산학협력단
등록번호/일자 10-0989738-0000 (2010.10.18)
공개번호/일자 10-2010-0090350 (2010.08.16) 문서열기
공고번호/일자 (20101026) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.02.06)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 김태환 대한민국 서울특별시 마포구
2 곽계달 대한민국 서울 종로구
3 김현주 대한민국 경기도 고양시 일산서구

대리인

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번호 이름 국적 주소
1 특허법인이상 대한민국 서울특별시 서초구 바우뫼로 ***(양재동, 우도빌딩 *층)

최종권리자

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번호 이름 국적 주소
1 인텔렉추얼디스커버리 주식회사 서울특별시 강남구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.02.06 수리 (Accepted) 1-1-2009-0073840-38
2 등록결정서
Decision to grant		 2010.10.11 발송처리완료 (Completion of Transmission) 9-5-2010-0450741-75
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판; 상기 반도체 기판 상에 형성된 산화막; 상기 산화막 상에 형성된 절연막 트렌치; 상기 절연막 트렌치 상에 형성된 게이트; 및 상기 게이트를 회전하면서 나선형으로 감싸는 채널 영역을 포함하고, 채널 영역의 일 종단부는 상기 반도체 기판의 소스 영역에 연결되고, 상기 채널 영역의 타 종단부는 상기 절연막 트렌치 상부에 노출되는 것을 특징으로 하는 플래시 메모리
2 2
제1항에 있어서, 상기 채널 영역은, 상기 소스 영역에 연결된 연결 채널; 제1 방향으로 신장되고, 일체로 형성된 반도체 채널; 및 상기 연결 채널과 반도체 채널의 상부면 사이를 연결하는 상부 채널을 포함하고, 상기 상부 채널은 상기 게이트를 가로질러 형성되고, 상기 게이트는 상기 제1 방향과 교차하는 제2 방향으로 신장되는 것을 특징으로 하는 플래시 메모리
3 3
제2항에 있어서, 상기 반도체 채널은, 상기 제1 방향으로 서로 대향하는 2개의 측면 채널들; 및 상기 측면 채널들을 연결하는 하부 채널을 포함하는 것을 특징으로 하는 플래시 메모리
4 4
제2항에 있어서, 상기 반도체 채널은 상기 절연막 트렌치에 의해 매립되고, 상기 산화막 상부에 형성되는 것을 특징으로 하는 플래시 메모리
5 5
제4항에 있어서, 상기 채널 영역의 타종단부는 고농도로 도핑된 드레인 영역인 것을 특징으로 하는 플래시 메모리
6 6
제2항에 있어서, 상기 게이트는, 상기 절연막 트렌치의 내부 공간에 형성된 제어 게이트층; 상기 제어 게이트 상부에 형성된 블로킹 절연막; 상기 블로킹 절연막 상에 형성된 전하 트랩층; 및 상기 전하 트랩층 상부에 형성된 터널링 절연막을 포함하는 것을 특징으로 하는 플래시 메모리
7 7
제6항에 있어서, 상기 상부 채널은 상기 터널링 절연막 상부를 가로질러 형성되는 것을 특징으로 하는 플래시 메모리
8 8
반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 및 반도체 기판의 소스 영역 상부에 반도체 박막층을 형성하는 단계; 상기 반도체 박막층을 부분 식각하여 제1 방향으로 신장된 핀 채널을 형성하고, 상기 소스 영역 상부에 연결 채널을 형성하는 단계; 상기 핀 채널을 부분 식각하여 2개의 측면 채널들이 하부 채널을 통해 연결된 반도체 채널을 형성하는 단계; 상기 반도체 채널과 상기 연결 채널을 매립하는 절연막 트렌치를 형성하는 단계; 상기 절연막 트렌치 상에 상기 제1 방향과 교차하는 제2 방향으로 신장된 게이트를 형성하는 단계; 및 이웃하는 반도체 채널의 측면 채널들 사이를 연결하거나, 측면 채널과 상기 연결 채널을 연결하는 상부 채널을 형성하는 단계를 포함하되, 상기 상부 채널은 상기 게이트를 가로질러 연결되는 것을 특징으로 하는 플래시 메모리의 제조방법
9 9
제8항에 있어서, 상기 반도체 기판 상에 산화막을 형성하는 단계는, 상기 반도체 기판 상에 상기 소스 영역을 형성하는 단계; 상기 반도체 기판 상에 상기 산화막을 도포하는 단계; 및 상기 산화막을 선택적으로 식각하여 상기 소스 영역 상부를 노출시키는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법
10 10
제8항에 있어서, 상기 반도체 기판 상에 산화막을 형성하는 단계는, 상기 반도체 기판 상에 상기 산화막을 도포하는 단계; 상기 산화막을 부분 식각하여 상기 반도체 기판의 일부를 노출시키는 단계; 및 상기 노출된 반도체 기판에 대해 이온주입을 실시하여 상기 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법
11 11
제8항에 있어서, 상기 절연막 트렌치를 형성하는 단계는, 상기 반도체 채널 및 연결 채널을 덮는 절연막을 형성하는 단계; 및 상기 절연막을 부분식각하여 상기 제2 방향으로 신장된 트렌치를 가지는 상기 절연막 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법
12 12
제8항에 있어서, 상기 게이트를 형성하는 단계는, 상기 절연막 트렌치 상에 제어 게이트층을 형성하는 단계; 상기 제어 게이트층 상부에 블로킹 절연막을 형성하는 단계; 상기 블로킹 절연막 상에 전하 트랩층을 형성하는 단계; 상기 절연막 트렌치의 상부 표면, 상기 반도체 채널의 상부 표면, 상기 전하 트랩층 및 상기 연결 채널의 상부 표면이 드러나도록 상기 절연막 트렌치의 상부 표면에 형성된 상기 제어 게이트층, 상기 블로킹 절연막, 상기 전하 트랩층을 제거하는 단계; 및 상기 노출된 상기 전하 트랩층 상부에 터널링 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법
13 13
제12항에 있어서, 상기 상부 채널은 상기 터널링 절연막을 가로질러 형성되는 것을 특징으로 하는 플래시 메모리의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 한국과학재단 한양대학교 국가지정연구실 복합형 나노 양자 구조를 이용한 차세대 비휘발성 메모리 소자 및 발광 소자를 위한 나노 물리, 나노 소재 및 소자에대한 연구