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차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그동작 및 제조방법

  • 기술번호 : KST2015159788
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 수직채널을 갖는 2개의 셀을 하나의 컨트롤 게이트(워드 라인)로 독립적으로 동작시키기 위하여 컨트롤 게이트 아래에 차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그 동작 및 제조방법에 관한 것으로, 종래 수직채널 구조보다 소요 면적을 현저히 줄일 수 있어 고집적화에 유리하고, 프로그램 동작시 공유하는 차단 게이트를 OFF시킴으로써 셀프 부스팅 효과로 반대편 셀에 프로그램되는 것을 막을 수 있고, 리드 동작시 공유하는 워드 라인(컨트롤 게이트)으로 전기적 차폐가 가능하여 반대편 셀의 저장 상태에 따른 영향을 극소화시킬 수 있는 효과 등이 있으며, 통상의 CMOS 공정으로도 제조 가능한 장점이 있다. 수직 채널, 차단 게이트, 낸드 플래시 메모리
Int. CL H01L 27/115 (2006.01) H01L 21/8247 (2006.01)
CPC H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01)
출원번호/일자 1020080014125 (2008.02.15)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0966265-0000 (2010.06.18)
공개번호/일자 10-2009-0088693 (2009.08.20) 문서열기
공고번호/일자 (20100628) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.02.15)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 조성재 대한민국 서울 강남구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.02.15 수리 (Accepted) 1-1-2008-0116068-15
2 선행기술조사의뢰서
Request for Prior Art Search		 2009.04.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2009.05.15 수리 (Accepted) 9-1-2009-0030371-38
4 의견제출통지서
Notification of reason for refusal		 2009.11.20 발송처리완료 (Completion of Transmission) 9-5-2009-0476849-81
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.01.19 수리 (Accepted) 1-1-2010-0034014-18
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.01.19 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0034000-79
7 등록결정서
Decision to grant		 2010.05.19 발송처리완료 (Completion of Transmission) 9-5-2010-0210748-21
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
실리콘 기판상에 일 방향으로 복수 개의 트렌치들을 형성하도록 소정의 높이를 갖는 복수 개의 실리콘 사각기둥들이 각각 절연막 사각기둥을 사이에 두고 상기 각 트렌치 방향과 수직으로 형성된 복수 개의 비트 라인들과; 상기 각 트렌치 마다 하측에 제1절연막을 사이에 두고 형성된 차단 게이트 라인과; 상기 각 트렌치 마다 상기 차단 게이트 라인 위의 트렌치 각 측벽에 제2절연막을 사이에 두고 형성된 전하 저장층과; 상기 각 트렌치 마다 상기 전하 저장층 및 상기 차단 게이트 라인 상에 제3절연막을 사이에 두고 형성된 워드 라인을 포함하되, 상기 각 실리콘 사각기둥 상부는 특정 불순물로 도핑되어 소스 또는 드레인 기능을 하는 것을 특징으로 하는 낸드 플래시 메모리 어레이
2 2
제 1 항에 있어서, 상기 각 비트 라인의 일단은 복수 개의 제1선택트랜지스터들 중 어느 하나를 통하여 공통소스라인에, 타단은 복수 개의 제2선택트랜지스터들 중 어느 하나를 통하여 전압공급라인에 각각 연결되고, 상기 각 제1선택트랜지스터의 게이트는 복수 개의 제1선택라인들 중 어느 하나와 전기적으로 연결되고, 상기 각 제2선택트랜지스터의 게이트는 복수 개의 제2선택라인들 중 어느 하나와 전기적으로 연결된 것을 특징으로 하는 낸드 플래시 메모리 어레이
3 3
제 1 항에 있어서, 상기 제2절연막은 상기 차단 게이트 라인과 상기 전하 저장층 사이 및 상기 차단 게이트 라인와 상기 제3절연막 사이에도 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 전하 저장층은 전하 트랩 성질을 갖는 절연성 물질로 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이
5 5
제 4 항에 있어서, 상기 제1절연막 내지 상기 제3절연막은 산화막인 것을 특징으로 하는 낸드 플래시 메모리 어레이
6 6
제 3 항에 있어서, 상기 전하 저장층은 도전층으로 상기 트렌치 각 측벽을 이루는 실리콘 사각기둥 상에 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이
7 7
제 2 항에 의한 낸드 플래시 메모리 어레이에 대하여, 상기 공통소스라인, 상기 전압공급라인, 상기 각 제1선택라인, 상기 각 제2선택라인, 상기 각 비트 라인, 상기 각 트렌치 마다 형성된 워드 라인, 상기 각 트렌치 마다 형성된 차단 게이트 라인 및 상기 실리콘 기판 각각에 적정한 바이어스(bias) 전압을 인가함으로써, 상기 비트 라인들 중 어느 하나와 상기 워드 라인들 중 어느 하나가 교차되는 위치에 형성된 2개의 메모리 셀들 중 어느 하나를 먼저 프로그램시키고, 상기 바이어스 전압 조건을 바꾸어 나머지 셀을 프로그램시키는 것을 특징으로 하는 낸드 플래시 메모리 어레이의 동작방법
8 8
제 7 항에 있어서, 상기 프로그램시키고자 하는 2개의 셀들 중 상기 공통소스라인 쪽에 있는 셀을 프로그램시키기 위하여, 상기 공통소스라인은 접지시키고, 상기 전압공급라인은 공급전압(Vcc)을 인가하고, 상기 각 제1선택라인은 상기 프로그램시키고자 하는 2개의 셀들을 지나는 비트 라인의 일단에 연결된 제1선택트랜지스터만 켜지도록 전압을 인가하고, 상기 워드 라인들 중 상기 2개의 셀들을 지나는 워드 라인은 파울러-노드하임 터널링(Fowler-Nordheim tunneling)이 일어날 수 있도록 프로그램 전압(VPGM)을 인가하고, 나머지 워드 라인들은 각 셀의 채널만 형성될 정도로 상기 프로그램 전압 보나 낮은 전압(VPASS)을 인가하고, 상기 차단 게이트 라인들 중 상기 2개의 셀들 아래에 위치한 차단 게이트 라인은 상기 제1절연막의 아래 실리콘층에 채널이 형성되지 않을 정도로 낮은 전압(VLOW)을 인가하고, 나머지 차단 게이트 라인들은 각 해당 실리콘층에 채널이 형성될 정도로 높은 전압(VHIGH)을 인가하고, 상기 프로그램시키고자 하는 2개의 셀들 중 나머지 셀을 프로그램시키기 위하여, 상기 바이어스 전압 조건을 바꾸어, 상기 공통소스라인은 공급전압(Vcc)을 인가하고, 상기 전압공급라인은 접지시키고, 상기 각 제2선택라인은 상기 프로그램시키고자 하는 2개의 셀들을 지나는 비트 라인의 타단에 연결된 제2선택트랜지스터만 켜지도록 전압을 인가하고, 나머지 상기 워드 라인들 및 상기 차단 게이트 라인들에는 각각 상기 공통소스라인 쪽에 있는 셀에 프로그램할 경우와 동일한 조건으로 바이어스 전압을 인가하는 것을 특징으로 하는 낸드 플래시 메모리 어레이의 동작방법
9 9
제 8 항에 있어서, 상기 프로그램시키고자 하는 2개의 셀들 중 상기 공통소스라인 쪽에 있는 셀을 프로그램시킬 때, 상기 각 제2선택라인은 상기 각 제2선택트랜지스터가 켜질 수 있도록 공급전압(Vcc)과 같거나 높은 전압을 인가하고, 상기 프로그램시키고자 하는 2개의 셀들 중 나머지 셀을 프로그램시킬 때, 상기 각 제1선택라인은 상기 각 제1선택트랜지스터가 켜질 수 있도록 공급전압(Vcc)과 같거나 높은 전압을 인가하고, 상기 두 경우 모두 상기 실리콘 기판은 플로팅시키는 것을 특징으로 하는 낸드 플래시 메모리 어레이의 동작방법
10 10
제 2 항에 의한 낸드 플래시 메모리 어레이에 대하여, 상기 공통소스라인, 상기 전압공급라인, 상기 각 제1선택라인, 상기 각 제2선택라인, 상기 각 비트 라인, 상기 각 트렌치 마다 형성된 워드 라인 및 상기 각 트렌치 마다 형성된 차단 게이트 라인 중 정보를 지우고자 하는 특정 셀을 지나는 워드 라인과 상기 특정 셀을 지나는 워드 라인 밑을 지나는 차단 게이트 라인에는 접지를 시키고, 나머지 라인들은 플로팅시키며, 상기 실리콘 기판에는 상기 특정 셀의 전하 저장층으로부터 전자를 빼낼 수 있거나 혹은 상기 특정 셀의 채널영역으로부터 정공을 상기 특정 셀의 전하 저장층에 주입시킬 수 있는 크기의 양의 전압을 인가함으로써, 상기 특정 셀을 지나는 워드 라인에 접속되는 블록의 메모리 셀들을 일괄적으로 한꺼번에 소거하는 것을 특징으로 하는 낸드 플래시 메모리 어레이의 동작방법
11 11
제 2 항에 의한 낸드 플래시 메모리 어레이에 대하여, 상기 공통소스라인, 상기 전압공급라인, 상기 각 제1선택라인, 상기 각 제2선택라인, 상기 각 비트 라인, 상기 각 트렌치 마다 형성된 워드 라인, 상기 각 트렌치 마다 형성된 차단 게이트 라인 및 상기 실리콘 기판 각각에 적정한 바이어스(bias) 전압을 인가함으로써, 정보를 읽고자 하는 특정 셀을 지나는 비트 라인 양단에 연결된 제1선택트랜지스터 및 제2선택트랜지스터만 각각 켜지도록 하고, 상기 특정 셀을 지나는 워드 라인에 인가된 특정 기준 전압에 대하여 상기 전압공급라인에서 상기 공통소스라인으로 흐르는 제 1 전류를 측정하여 상기 특정 셀의 정보를 읽는 것을 특징으로 하는 낸드 플래시 메모리 어레이의 동작방법
12 12
제 11 항에 있어서, 상기 특정 셀을 지나는 워드 라인에 인가된 특정 기준 전압에 대하여, 상기 공통소스라인 및 상기 전압공급라인의 바이어스 전압 조건을 바꾸어 상기 공통소스라인에서 상기 전압공급라인으로 흐르는 제 2 전류를 더 측정하고, 상기 제 2 전류의 크기를 상기 제 1 전류의 크기와 대비함으로써 상기 특정 셀의 정보를 읽는 것을 특징으로 하는 낸드 플래시 메모리 어레이의 동작방법
13 13
준비된 실리콘 기판에 소스 또는 드레인 영역을 형성하기 위한 이온주입공정을 수행하는 제 1 단계와; 상기 기판 상부에 감광막을 도포하고 비트 라인 방향으로 감광막 패터닝을 수행하는 제 2 단계와; 상기 감광막 패턴을 마스크로 하여 상기 기판의 실리콘을 식각하여 실리콘 핀을 형성하는 제 3 단계와; 상기 기판 전면에 절연물질을 증착하고 식각하여 상기 실리콘 핀 사이에만 상기 절연물질을 남기는 제 4 단계와; 상기 기판 상부에 감광막을 도포하고 워드 라인 방향으로 감광막 패터닝을 수행하는 제 5 단계와; 상기 감광막 패턴을 마스크로 하여 노출된 상기 실리콘 핀 및 상기 절연물질을 순차적으로 식각하여 복수 개의 트렌치들을 형성하는 제 6 단계와; 상기 기판 전면 또는 노출된 실리콘 면 상에 제 1 산화막을 형성하는 제 7 단계와; 상기 기판 전면에 금속 또는 실리콘계 물질을 증착하고 상기 각 트렌치의 하측 일부에만 남아 있도록 상기 금속 또는 실리콘계 물질을 식각하여 복수 개의 차단 게이트 라인들을 형성하는 제 8 단계와; 상기 금속 또는 실리콘계 물질 식각으로 노출된 상기 제 1 산화막을 제거하여 상기 각 차단 게이트 라인 양측과 하부에만 상기 제 1 산화막이 남아 있도록 하는 제 9 단계와; 상기 기판 전면, 노출된 실리콘 면 또는 노출된 실리콘계 물질 면 상에 제 2 산화막을 형성하는 제 10 단계와; 상기 기판 전면에 전하 트랩 유전층을 증착하고 비등방성 식각을 함으로써 각 측벽에 전하 저장층을 형성하는 제 11 단계와; 상기 기판 전면에 제 3 산화막을 증착하고, 이어 상기 기판 전면에 금속 또는 실리콘계 물질을 증착하고 상기 각 트렌치에만 남아 있도록 식각함으로써, 복수 개의 워드 라인들을 형성하는 제 12 단계를 포함하여 구성된 것을 특징으로 하는 낸드 플래시 메모리 어레이의 제조방법
14 14
제 13 항에 있어서, 상기 전하 트랩 유전층은 질화막층이고, 상기 제 8 단계와 제 12 단계의 상기 실리콘계 물질은 폴리 실리콘 또는 비정질 실리콘이며, 상기 제 8 단계와 제 12 단계에 불순물 주입공정이 추가되는 것을 특징으로 하는 낸드 플래시 메모리 어레이의 제조방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US07995390 US 미국 FAMILY
2 US08394698 US 미국 FAMILY
3 US20090207667 US 미국 FAMILY
4 US20110256680 US 미국 FAMILY

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1 US2009207667 US 미국 DOCDBFAMILY
2 US2011256680 US 미국 DOCDBFAMILY
3 US7995390 US 미국 DOCDBFAMILY
4 US8394698 US 미국 DOCDBFAMILY
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