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수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법

  • 기술번호 : KST2015134858
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법에 관한 것으로, 더욱 상세하게는 전도성 물질로 형성된 게이트 핀 양측에 각각 전하 저장 공간부를 사이에 두고 사각 기둥 모양의 실리콘 핀이 위치하고 상기 각 실리콘 핀 양단에 제 1 소스/드레인 및 제 2 소스/드레인이 형성된 구조를 가짐으로써, 하나의 게이트로 4비트 셀 동작이 가능한 수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법에 관한 것이다. 수직 게이트, 4비트, 노아 플래시, 메모리
Int. CL H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01)
CPC H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01)
출원번호/일자 1020080081792 (2008.08.21)
출원인 서울대학교산학협력단
등록번호/일자 10-1030974-0000 (2011.04.18)
공개번호/일자 10-2010-0023165 (2010.03.04) 문서열기
공고번호/일자 (20110509) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.08.21)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 김 윤 대한민국 서울특별시 영등포구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.08.21 수리 (Accepted) 4-1-2008-0013303-50
2 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.08.21 수리 (Accepted) 1-1-2008-0595325-01
3 선행기술조사의뢰서
Request for Prior Art Search		 2010.04.20 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2010.05.19 수리 (Accepted) 9-1-2010-0030723-20
5 의견제출통지서
Notification of reason for refusal		 2010.07.20 발송처리완료 (Completion of Transmission) 9-5-2010-0308805-56
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.09.20 수리 (Accepted) 1-1-2010-0611372-61
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.09.20 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0611358-21
8 등록결정서
Decision to grant		 2011.01.14 발송처리완료 (Completion of Transmission) 9-5-2011-0024282-28
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
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번호 청구항
1 1
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2 2
삭제
3 3
트렌치를 갖는 실리콘 기판과; 상기 트렌치에 절연막으로 둘러싸인 수직 형상의 게이트 핀과; 상기 게이트 핀을 중심에 두고 양 측면에 상기 절연막 중 좌, 우 터널링 절연막 상에 각각 전하 저장 공간부 및 블로킹 절연막을 사이에 두고 형성된 2개의 실리콘 트렌치 벽체와; 상기 각 실리콘 트렌치 벽체에 상, 하로 이격되어 형성된 제 1 소스/드레인 및 제 2 소스/드레인을 포함하여 형성되되, 상기 제 2 소스/드레인은 상기 각 실리콘 트렌치 벽체 하부에 형성되고, 상기 게이트 핀의 밑에 있는 트렌치 절연막에 의하여 서로 전기적으로 절연되고, 상기 제 1 소스/드레인은 상기 각 실리콘 트렌치 벽체 상부에 형성되고, 도전성 물질층에 의하여 서로 전기적으로 연결된 것을 특징으로 하는 수직 게이트를 갖는 4비트 메모리 셀
4 4
제 3 항에 있어서, 상기 각 실리콘 트렌치 벽체는 일정 폭, 두께 및 높이를 가진 사각 기둥형상의 실리콘 핀이고, 상기 전하 저장 공간부는 질화막 또는 도전성 물질층을 포함하여 형성된 것을 특징으로 하는 수직 게이트를 갖는 4비트 메모리 셀
5 5
제 4 항에 의한 수직 게이트를 갖는 4비트 메모리 셀을 이용한 노아 플래시 메모리 어레이로서, 상기 게이트 핀을 길이 방향과 수직하게 복수 개 형성하여 각 게이트 핀을 워드 라인으로 하고, 상기 각 게이트 핀의 일측 또는 양측 및 상기 각 게이트 핀의 길이 방향을 따라 일정거리 이격되며 상기 사각 기둥형상의 실리콘 핀을 복수 개 형성하여, 상기 워드 라인과 평행하게 배열된 상기 각 사각 기둥형상의 실리콘 핀 하부에 형성된 소스 또는 드레인은 서로 연결하여 하부 비트 라인으로 하고, 상기 워드 라인과 수직하게 배열된 상기 각 사각 기둥형상의 실리콘 핀 상부에 형성된 상기 도전성 물질층은 상부 비트 라인으로 하는 것을 특징으로 하는 수직 게이트를 갖는 4비트 메모리 셀을 이용한 노아 플래시 메모리 어레이
6 6
제 5 항에 있어서, 상기 하부 비트 라인은 상기 워드 라인과 평행하게 배열된 상기 각 사각 기둥형상의 실리콘 핀 하부에 형성된 소스 또는 드레인을 불순물 도핑층에 의하여 연결시켜 형성된 것을 특징으로 하는 수직 게이트를 갖는 4비트 메모리 셀을 이용한 노아 플래시 메모리 어레이
7 7
제 6 항에 의한 4비트 메모리 셀을 이용한 노아 플래시 메모리 어레이 제조방법으로서, 실리콘 기판 상부에 질화막을 증착하고 패터닝하여 복수 개의 실리콘 핀을 형성하는 제 1 단계와; 상기 기판 전면에 제 1 절연물질을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀에 절연막 측벽을 형성하는 제 2 단계와; 상기 기판 전면에 이온주입을 하여 상기 실리콘 핀 사이의 트렌치 바닥에 불순물 도핑층을 형성하는 제 3 단계와; 어닐링 공정을 통하여 상기 불순물 도핑층을 상기 각 실리콘 핀 하부까지 확산시켜 하부 비트 라인 도핑층을 형성하는 제 4 단계와; 실리콘 식각 공정을 통하여 상기 하부 비트 라인 도핑층을 각각의 하부 비트 라인으로 분리시키는 제 5 단계와; 상기 기판 전면에 제 2 절연물질을 증착하고 평탄화시켜 상기 트렌치에 상기 제 2 절연물질로 채워넣는 제 6 단계와; 상기 트렌치에 채워진 비실리콘 물질을 선택적으로 리세스(recess) 식각하여 트렌치 절연막을 형성시켜 상기 각각의 하부 비트 라인을 전기적으로 격리시켜주는 제 7 단계와; 상기 리세스(recess) 식각으로 노출된 상기 각 실리콘 핀의 양 측면에 전하 저장 공간부를 형성시키는 제 8 단계와; 상기 기판 전면에 제 1 전도성 물질을 증착하고 식각하여 워드 라인을 형성하는 제 9 단계와; 이후 상기 기판 전면에 층간 절연물질을 증착하고 평탄화시키는 제 10 단계와; 상기 질화막을 선택 식각하여 상기 각 실리콘 핀의 상부가 드러나게 하는 제 11 단계와; 이온주입공정을 통하여 상기 노출된 각 실리콘 핀의 상부에 상부 비트 라인 도핑층을 형성시키는 제 12 단계와; 상기 기판 전면에 제 2 전도성 물질을 증착하고, 상기 제 2 전도성 물질, 상기 상부 비트 라인 도핑층 및 상기 각 실리콘 핀을 순차적으로 식각하여 상부 비트 라인을 형성하는 제 13 단계를 포함하여 구성된 것을 특징으로 하는 노아 플래시 메모리 어레이의 제조방법
8 8
제 7 항에 있어서, 상기 제 13 단계의 상기 제 2 전도성 물질, 상기 상부 비트 라인 도핑층 및 상기 각 실리콘 핀을 순차적으로 식각할 때, 상기 각 하부 비트 라인도 식각되어 절단되었을 경우 노출된 홈에 절연막을 형성 후 이온주입 공정 및 어닐링 공정을 더 진행하여 상기 절단된 상기 각 하부 비트 라인을 불순물 도핑층으로 연결시키는 것을 특징으로 하는 노아 플래시 메모리 어레이의 제조방법
9 9
제 8 항에 있어서, 상기 제 5 단계와 상기 제 6 단계 사이에는 상기 절연막 측벽을 제거하고 열 산화 공정으로 노출된 트렌치 전면에 열산화막을 더 형성시키는 것을 특징으로 하는 노아 플래시 메모리 어레이의 제조방법
10 10
제 9 항에 있어서, 상기 이온주입공정을 더 진행하기 위한 상기 절연막 형성 공정 전에 먼저 상기 전하 저장 공간부를 제거하는 것을 특징으로 하는 노아 플래시 메모리 어레이의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.