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모스 장벽을 이용한 단전자 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015137347
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 금속(또는 실리사이드)/산화막/실리콘의 접촉에 의한 모스 장벽을 터널링 장벽으로 이용한 것이어서, 금속과 실리콘 접촉시 발생될 수 있는 계면 트랩이나 페르미 레벨 피닝(Fermi level pinning) 현상 등을 근본적으로 막을 수 있고, 모스 장벽으로 양자점의 경계가 명확하며, 금속의 종류에 따라 장벽의 높이를 조절할 수 있는 장점이 있고, 산화막으로 전면이 싸여진 실리콘에 양자점이 형성되므로, 양자점의 크기를 최대한 줄이면서도, 소스/드레인의 저항이 늘어나지 않게 하여, 상온 동작이 가능하게 한 효과가 있고, 본 발명에 의한 제조방법은 통상의 MOSFET 공정과 유사하여, MOSFET과 한 웨이퍼상에서 동시 제조가 가능함에 따라 하이브리드 회로 구현이 가능하고, 저온 공정이므로 게이트 절연막으로 고유전율을 갖는 물질도 사용할 수 있는 효과가 있다. 단전자 트랜지스터, SET, 모스 장벽, MOS barrier
Int. CL H01L 29/78 (2006.01.01) H01L 29/775 (2006.01.01) H01L 21/336 (2006.01.01)
CPC H01L 29/127(2013.01) H01L 29/127(2013.01) H01L 29/127(2013.01)
출원번호/일자 1020080138639 (2008.12.31)
출원인 서울대학교산학협력단
등록번호/일자 10-1082423-0000 (2011.11.04)
공개번호/일자 10-2010-0080023 (2010.07.08) 문서열기
공고번호/일자 (20111110) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.12.31)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 이정한 대한민국 경기도 안산시 상록구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.12.31 수리 (Accepted) 1-1-2008-0911153-79
2 의견제출통지서
Notification of reason for refusal		 2010.10.01 발송처리완료 (Completion of Transmission) 9-5-2010-0440087-33
3 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.11.30 수리 (Accepted) 1-1-2010-0788445-01
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.11.30 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0788386-05
5 의견제출통지서
Notification of reason for refusal		 2010.12.10 발송처리완료 (Completion of Transmission) 9-5-2010-0567932-09
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.02.09 수리 (Accepted) 1-1-2011-0091049-10
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.02.09 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0091039-53
8 등록결정서
Decision to grant		 2011.08.03 발송처리완료 (Completion of Transmission) 9-5-2011-0437096-18
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에 실리콘으로 형성된 하나의 양자점과; 상기 양자점을 상, 하, 좌, 우 4면으로 감싸며 실리콘 산화막으로 형성된 터널링 절연막과; 상기 양자점 양측으로 상기 터널링 절연막의 좌, 우 측면에 접하며 채널영역 없이 금속 또는 실리사이드로 형성된 소스 및 드레인과; 적어도 상기 양자점의 앞, 뒤면 및 상기 터널링 절연막의 상면에 형성된 게이트 절연막과; 상기 소스 및 드레인과 수직되게 상기 게이트 절연막을 사이에 두고 상기 양자점을 감싸며 형성된 게이트를 포함하여 구성된 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터
2 2
제 1 항에 있어서, 상기 양자점을 형성하는 실리콘은 SOI(Silicon On Insulator)인 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터
3 3
제 1 항 또는 제 2 항에 있어서, 상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, TEOS, 알루미늄 산화막 및 하프늄 산화막 중에서 선택된 어느 하나 이상인 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터
4 4
제 3 항에 있어서, 상기 게이트 절연막은 알루미늄 산화막 또는 하프늄 산화막인 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터
5 5
제 3 항에 있어서, 상기 터널링 절연막의 상면에 형성된 게이트 절연막은 지붕 산화막의 존재로 다른 곳보다 두껍게 형성된 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터
6 6
기판에 실리콘 핀을 형성하는 제 1 단계와; 상기 실리콘 핀에 적어도 상, 하, 좌, 우 4면으로 둘러싸도록 터널링 절연막을 형성하는 제 2 단계와; 상기 기판 전면에 소스/드레인 물질로 사용할 금속을 증착하는 제 3 단계와; CMP(Chemical Mechanical Polishing) 공정 및 식각 공정 중에서 선택된 어느 하나 이상의 방법으로 상기 터널링 절연막이 드러나도록 상기 금속의 상부면을 평탄화시키는 제 4 단계와; 상기 실리콘 핀과 수직한 방향으로 패터닝하고 식각하여 상기 터널링 절연막으로 상, 하, 좌, 우 4면이 둘러싸인 양자점과 상기 터널링 절연막의 좌, 우 측면에 접하며 바로 소스/드레인을 형성하는 제 5 단계와; 상기 기판 전면에 게이트 절연막 및 게이트 물질을 순차적으로 적층하고, 상기 게이트 물질을 식각하여 게이트를 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터의 제조방법
7 7
제 6 항에 있어서, 상기 제 1 단계의 실리콘 핀 형성은 SOI 기판의 단결정실리콘을 이용하되, 실리콘의 두께를 줄이는 티닝(thinning) 공정과 선택적으로 실리콘 핀 패터닝 후 실제 패터닝보다 실리콘 핀의 폭과 두께를 작게 하기 위한 리덕션(reduction) 공정을 더 거치며 상기 실리콘 핀의 폭과 두께를 1차적으로 조절하고, 상기 제 2 단계의 터널링 절연막은 열산화 공정을 통한 실리콘 산화막으로 형성하여 상기 실리콘 핀의 폭과 두께를 2차적으로 조절하는 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터의 제조방법
8 8
제 6 항 또는 제 7 항에 있어서, 상기 제 5 단계의 양자점과 소스/드레인 형성은 광학적 식각(optical lithography), 이빔(e-beam) 및 측벽공정 중에서 선택된 어느 하나를 이용하여 상기 양자점의 크기를 조절하는 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터의 제조방법
9 9
기판에 실리콘 핀을 형성하는 제 1 단계와; 상기 기판 전면에 절연물질을 증착하고 비등방성으로 식각하여 상기 실리콘 핀 양측으로 측벽을 형성하는 제 2 단계와; 상기 측벽을 열산화 마스크로 하여 노출된 상기 실리콘 핀 상에 지붕 산화막을 형성하는 제 3 단계와; 상기 측벽을 제거하고 상기 실리콘 핀에 적어도 상, 하, 좌, 우 4면으로 둘러싸도록 터널링 절연막을 형성한 다음, 상기 기판 전면에 실리콘계 물질을 증착하는 제 4 단계와; CMP(Chemical Mechanical Polishing) 공정 및 식각 공정 중에서 선택된 어느 하나 이상의 방법으로 상기 지붕 산화막이 드러나도록 상기 실리콘계 물질의 상부면을 평탄화시키는 제 5 단계와; 상기 실리콘 핀과 수직한 방향으로 패터닝하고 식각하여 상기 터널링 절연막으로 상, 하, 좌, 우 4면이 둘러싸인 양자점과 상기 터널링 절연막의 좌, 우 측면 및 상기 지붕 산화막의 좌, 우 측면에 접하며 바로 소스/드레인을 형성하는 제 6 단계와; 상기 양자점과 상기 소스/드레인 상에 제 1 게이트 절연막을 형성하는 제 7 단계와; 상기 제 1 게이트 절연막의 상부면을 제거하여 상기 소스/드레인의 상부면이 드러나도록 하는 제 8 단계와; 상기 기판 전면에 금속을 증착하고 어닐링하여 상기 소스/드레인에 실리사이드를 형성한 다음, 상기 금속을 제거하는 제 9 단계와; 상기 기판 전면에 제 2 게이트 절연막 및 게이트 물질을 순차적으로 적층하고, 상기 게이트 물질을 식각하여 게이트를 형성하는 제 10 단계를 포함하여 구성된 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터의 제조방법
10 10
제 9 항에 있어서, 상기 제 1 단계의 실리콘 핀 형성은 SOI 기판의 단결정실리콘을 이용하되, 실리콘의 두께를 줄이는 티닝(thinning) 공정과 선택적으로 실리콘 핀 패터닝 후 실제 패터닝보다 실리콘 핀의 폭과 두께를 작게 하기 위한 리덕션(reduction) 공정을 더 거치며 상기 실리콘 핀의 폭과 두께를 1차적으로 조절하고, 상기 제 3 단계의 지붕 산화막은 상기 실리콘 핀의 두께가 상기 제 6 단계의 소스/드레인 두께보다 작게 되도록 두껍게 형성하고, 상기 제 4 단계의 터널링 절연막은 열산화 공정을 통한 실리콘 산화막으로 형성하여 상기 실리콘 핀의 폭과 두께를 2차적으로 조절하는 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터의 제조방법
11 11
제 9 항 또는 제 10 항에 있어서, 상기 제 6 단계의 양자점과 소스/드레인 형성은 광학적 식각(optical lithography), 이빔(e-beam) 및 측벽공정 중에서 선택된 어느 하나를 이용하여 상기 양자점의 크기를 1차적으로 조절하는 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터의 제조방법
12 12
제 11 항에 있어서, 상기 제 7 단계의 제 1 게이트 절연막은 실리콘 산화막으로 형성하여 상기 양자점의 크기를 2차적으로 조절하는 것을 특징으로 하는 모스 장벽을 이용한 단전자 트랜지스터의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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