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비대칭 쇼트키 장벽을 이용한 ＴＦＥＴ 및 그 제조방법

  • 기술번호 : KST2015135226
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 비대칭 TFET의 구조 및 그 제조방법에 관한 것으로, 보다 상세하게는 자기 정렬된(self-aligned) 공정 및 측벽 공정을 통하여 나노 스케일의 짧은 채널을 갖고 소스를 금속 실리사이드로 형성함으로써, 소스와 채널 사이에 형성되는 쇼트키 장벽(Schottky barrier)을 이용한 TFET 및 그 제조방법에 관한 것이다. 비대칭, 쇼트키 장벽, TFET
Int. CL H01L 29/78 (2006.01.01) H01L 29/66 (2006.01.01) H01L 29/786 (2006.01.01)
CPC H01L 29/7839(2013.01) H01L 29/7839(2013.01) H01L 29/7839(2013.01)
출원번호/일자 1020090062763 (2009.07.09)
출원인 서울대학교산학협력단
등록번호/일자 10-1030983-0000 (2011.04.18)
공개번호/일자 10-2011-0005185 (2011.01.17) 문서열기
공고번호/일자 (20110428) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.07.09)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 김종필 대한민국 서울특별시 관악구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.07.09 수리 (Accepted) 1-1-2009-0419525-87
2 선행기술조사의뢰서
Request for Prior Art Search		 2010.11.15 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2010.12.16 수리 (Accepted) 9-1-2010-0077848-63
4 등록결정서
Decision to grant		 2011.01.18 발송처리완료 (Completion of Transmission) 9-5-2011-0031999-10
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
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번호 청구항
1 1
SOI 기판의 실리콘층에 소정의 채널영역을 사이에 두고 일정거리 이격되어 형성된 소스 및 드레인과; 상기 채널영역 및 드레인 상에 형성된 게이트 절연막과; 상기 채널영역 상에 상기 게이트 절연막을 사이에 두고 형성된 게이트와; 상기 게이트 상에 형성된 제 1 절연막 측벽을 포함하여 구성되되, 상기 SOI 기판의 실리콘층은 p형 단결정 실리콘이고, 상기 소스는 금속 실리사이드로 형성되고, 상기 드레인은 n+ 도핑층으로 형성된 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET
2 2
제 1 항에 있어서, 상기 소스의 일측 상부와 상기 게이트의 일측 면에 제 2 절연막 측벽이 더 형성된 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET
3 3
제 1 항 또는 제 2 항에 있어서, 상기 SOI 기판의 실리콘층은 STI(Shallow Trench Isolation)로 액티브 영역이 정의된 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET
4 4
제 3 항의 비대칭 쇼트키 장벽을 이용한 TFET을 제조함에 있어, SOI 기판의 실리콘층에 thinning 공정을 거친 다음, STI(Shallow Trench Isolation) 공정으로 액티브 영역을 정의한 후, 열 산화 공정으로 게이트 절연막을 형성하는 제 1 단계와; 상기 기판 전면에 게이트 물질과, 버퍼 산화막, 질화막을 순차적으로 형성한 후, 소스 영역을 정의 하기 위한 마스크를 형성하는 제 2 단계와; 상기 마스크로 상기 질화막 및 상기 버퍼 산화막을 순차적으로 식각하여 하드 마스크를 형성한 후, 상기 마스크를 제거하고, 상기 기판 전면에 제 1 절연막을 증착하고, 증착한 두께만큼 비등방성으로 건식 식각하여 상기 하드 마스크의 양 측면에 제 1 절연막 측벽을 형성하는 제 3 단계와; 상기 하드 마스크 및 상기 제 1 절연막 측벽을 이용하여 상기 게이트 물질을 식각한 다음, 드러난 게이트 절연막 하측 실리콘층에 n+ 도핑층을 형성하여 드레인을 형성하는 제 4 단계와; 상기 기판 전면에 층간 절연막을 증착하고 상기 하드 마스크의 질화막 상부가 드러나도록 평탄화시키는 제 5 단계와; 상기 하드 마스크를 제거하여 게이트 물질이 드러나게 하고, 상기 제 1 절연막 측벽을 이용하여 드러난 상기 게이트 물질을 식각하여 게이트를 형성하는 제 6 단계와; 상기 게이트 물질의 식각으로 드러난 게이트 절연막을 제거한 다음, 실리사이드 공정을 수행하여 소스를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법
5 5
제 4 항에 있어서, 상기 제 7 단계의 실리사이드 공정은 상기 게이트 절연막 제거 전 또는 제거 후에 상기 기판 전면에 제 2 절연막을 증착하고 비등방성으로 건식 식각하여 상기 게이트의 일 측면에 제 2 절연막 측벽을 더 형성한 다음 진행하는 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법
6 6
제 5 항에 있어서, 상기 제 2 단계에서 마스크는 감광막 마스크로 일측 끝단이 상기 STI 공정으로 형성된 필드영역에 일부 걸치도록 한 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법
7 7
제 6 항에 있어서, 상기 제 1 절연막 및 상기 제 2 절연막은 TEOS 또는 SiO2인 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법
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