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수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법
- 기술번호 : KST2015137267
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 실리콘 핀에 수직으로 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 하나의 비트 라인이 추가될 때마다 2 비트씩 증가함으로써, 노아 어레이에서도 얼마든지 고집적화가 가능한 장점이 있고, 실리콘 핀 양쪽으로 하나로 연결되거나 두 개 이상으로 분리된 불순물 도핑층을 동일 비트 라인으로 함으로써, 종래 실리콘 핀 양쪽에 형성된 비트간의 간섭(PCI) 문제점을 원천적으로 해결할 수 있고, 확산된 불순물 도핑층을 비트 라인으로 사용함으로써, 상하 비트 라인들 간의 비대칭성 문제도 근본적으로 해결할 수 있으며, 각 실리콘 핀의 가장 하부에 위치하며 분리되거나 연결된 불순물 도핑층을 하나의 최저 비트 라인으로 구성함으로써, 종래 하부 비트 라인들 간의 누설전류 문제는 더 이상 문제되지 않게 한 효과가 있다. 또한, 본 발명에 의한 어레이 제조방법은 단순히 질화막 등의 하드 마스크를 이용하여 실리콘 기판의 식각-003e#이온 주입-003e#어닐링 공정을 반복적으로 실시함으로써, 원하는 복수 개의 비트 라인들을 적층 할 수 있는 것이어서 공정이 간단하고 제조비용이 저렴한 효과가 있다. 수직 채널, 다중 비트 라인, 노아, 플래시 메모리, 어레이 |
|---|---|
| Int. CL | H01L 21/8247 (2006.01.01) H01L 27/115 (2017.01.01) |
| CPC | H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) |
| 출원번호/일자 | 1020080090354 (2008.09.12) |
| 출원인 | 서울대학교산학협력단 |
| 등록번호/일자 | 10-1037649-0000 (2011.05.23) |
| 공개번호/일자 | 10-2010-0031319 (2010.03.22) 문서열기 |
| 공고번호/일자 | (20110527) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2008.09.12) |
| 심사청구항수 | 15 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박병국 | 대한민국 | 서울특별시 서초구 |
| 2 | 윤장근 | 대한민국 | 대전광역시 중구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2008.09.12 | 수리 (Accepted) | 1-1-2008-0648486-64 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2010.06.14 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2010.07.16 | 수리 (Accepted) | 9-1-2010-0044747-98 |
| 4 | 의견제출통지서 Notification of reason for refusal |
2010.08.26 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0373934-40 |
| 5 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2010.10.25 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0686552-18 |
| 6 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2010.10.25 | 수리 (Accepted) | 1-1-2010-0686557-46 |
| 7 | 등록결정서 Decision to grant |
2011.02.23 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0105643-30 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 적어도 하나 이상의 실리콘 핀이 형성된 실리콘 기판과; 상기 각 실리콘 핀에 상, 하로 이격되며 형성된 복수 개의 비트 라인들과; 상기 각 실리콘 핀을 감싸며 상기 각 비트 라인 방향으로 일정 거리 이격되며 형성된 복수 개의 워드 라인들을 포함하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 |
| 2 |
2 제 1 항에 있어서, 상기 각 비트 라인은 하나로 연결되거나 두 개 이상으로 분리된 불순물 도핑층으로 형성된 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 |
| 3 |
3 제 2 항에 있어서, 상기 복수 개의 비트 라인들 중 상기 각 실리콘 핀의 가장 하부에 위치하는 최저 비트 라인은 하나로 연결된 불순물 도핑층으로 형성되거나 트렌치 절연막을 사이에 두고 이웃 최저 비트 라인과 전기적으로 분리된 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 |
| 4 |
4 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 각 실리콘 핀의 적어도 양 측면과 상기 각 워드 라인 사이에는 비전도성의 전하 트랩층를 포함한 2 이상의 절연막층이 형성되어 있는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 |
| 5 |
5 실리콘 기판에 형성된 마스크 패턴을 따라 상기 실리콘 기판을 식각하여 제 1 트렌치 및 복수 개의 실리콘 핀을 형성하는 제 1 단계와; 상기 기판에 이온 주입 및 어닐링 공정을 수행하는 제 2 단계와; 상기 마스크를 이용 다시 상기 제 1 트렌치 바닥을 식각하여 상기 각 실리콘 핀의 높이를 키우며 제 2 트렌치를 형성하는 제 3 단계와; 상기 제 2 단계 및 상기 제 3 단계를 1번 이상 반복한 후 상기 마스크를 제거한 다음 이온 주입 및 어닐링 공정을 수행하는 제 4 단계와; 상기 각 실리콘 핀의 적어도 양 측면에 전하저장소를 형성하도록 상기 기판 전면에 2 이상의 절연막층을 형성하는 제 5 단계와; 상기 기판 전면에 게이트 물질을 증착하고 식각하여 복수 개의 워드 라인들을 만드는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 6 |
6 제 5 항에 있어서, 상기 제 2 단계의 상기 이온 주입 및 어닐링 공정은 상기 기판 전면에 절연막을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀의 양 측면에 절연막 측벽을 형성한 후에 진행하고, 상기 제 3 단계의 상기 제 2 트렌치 형성은 상기 절연막 측벽을 제거한 다음에 진행하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 7 |
7 제 6 항에 있어서, 상기 제 4 단계로 상기 마스크를 제거한 다음의 이온 주입 및 어닐링 공정은 상기 기판 전면에 다시 절연막을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀의 양 측면에 절연막 측벽을 형성한 후에 진행하고, 상기 제 5 단계로 상기 2 이상의 절연막층을 형성하는 것은 상기 제 4 단계의 절연막 측벽을 제거한 다음에 진행하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 8 |
8 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 제 4 단계에서 행하는 모든 어닐링 공정은 상기 각 실리콘 핀의 양측에 형성된 불순물 도핑층이 서로 만날 수 있도록 공정 조건을 조절한 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 9 |
9 제 8 항에 있어서, 상기 제 4 단계에서 행하는 모든 어닐링 공정은 상기 각 실리콘 핀에 상, 하로 복수 개 형성된 불순물 도핑층의 간격이 일정하도록 공정 조건을 조절한 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 10 |
10 제 8 항에 있어서, 상기 마스크 및 상기 절연막은 산화막 또는 질화막이고, 상기 전하저장소는 비전도성인 전하 트랩층으로, 상기 2 이상의 절연막층은 산화막으로 각각 형성하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 11 |
11 실리콘 기판에 이온 주입 후 형성된 마스크 패턴을 따라 상기 실리콘 기판을 식각하여 제 1 트렌치 및 복수 개의 실리콘 핀을 형성하는 제 1 단계와; 상기 기판에 이온 주입 및 어닐링 공정을 수행하는 제 2 단계와; 상기 마스크를 이용 다시 상기 제 1 트렌치 바닥을 식각하여 상기 각 실리콘 핀의 높이를 키우며 제 2 트렌치를 형성하는 제 3 단계와; 상기 제 2 단계 및 상기 제 3 단계를 1번 이상 반복한 후 드러난 트렌치 하부에 절연물질을 채워 트렌치 절연막을 형성하고 상기 마스크를 제거하는 제 4 단계와; 상기 트렌치 절연막 위로 드러난 각 실리콘 핀의 적어도 양 측면에 전하저장소를 형성하도록 상기 기판 전면에 2 이상의 절연막층을 형성하는 제 5 단계와; 상기 기판 전면에 게이트 물질을 증착하고 식각하여 복수 개의 워드 라인들을 만드는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 12 |
12 제 11 항에 있어서, 상기 제 2 단계의 상기 이온 주입 및 어닐링 공정은 상기 기판 전면에 절연막을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀의 양 측면에 절연막 측벽을 형성한 후에 진행하고, 상기 제 3 단계의 상기 제 2 트렌치 형성은 상기 절연막 측벽을 제거한 다음에 진행하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 13 |
13 삭제 |
| 14 |
14 제 11 항 또는 제 12 항에 있어서, 상기 제 4 단계에서 행하는 모든 어닐링 공정은 상기 각 실리콘 핀의 양측에 형성된 불순물 도핑층이 서로 만날 수 있도록 공정 조건을 조절한 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 15 |
15 제 14 항에 있어서, 상기 제 4 단계에서 행하는 모든 어닐링 공정은 상기 각 실리콘 핀에 상, 하로 복수 개 형성된 불순물 도핑층의 간격이 일정하도록 공정 조건을 조절한 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 16 |
16 제 14 항에 있어서, 상기 마스크, 상기 절연막 및 상기 트렌치 절연막은 산화막 또는 질화막이고, 상기 전하저장소는 비전도성인 전하 트랩층으로, 상기 2 이상의 절연막층은 산화막으로 각각 형성하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 국가 R&D 정보가 없습니다. |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1037649-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20080912 출원 번호 : 1020080090354 공고 연월일 : 20110527 공고 번호 : 특허결정(심결)연월일 : 20110223 청구범위의 항수 : 15 유별 : H01L 21/8247 발명의 명칭 : 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 315,000 원 | 2011년 05월 23일 | 납입 |
| 제 4 년분 | 금 액 | 370,000 원 | 2014년 05월 07일 | 납입 |
| 제 5 년분 | 금 액 | 259,000 원 | 2015년 04월 30일 | 납입 |
| 제 6 년분 | 금 액 | 259,000 원 | 2016년 01월 28일 | 납입 |
| 제 7 년분 | 금 액 | 469,000 원 | 2017년 04월 21일 | 납입 |
| 제 8 년분 | 금 액 | 335,000 원 | 2018년 04월 25일 | 납입 |
| 제 9 년분 | 금 액 | 335,000 원 | 2019년 04월 29일 | 납입 |
| 제 10 년분 | 금 액 | 532,500 원 | 2020년 05월 13일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2008.09.12 | 수리 (Accepted) | 1-1-2008-0648486-64 |
| 2 | 선행기술조사의뢰서 | 2010.06.14 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2010.07.16 | 수리 (Accepted) | 9-1-2010-0044747-98 |
| 4 | 의견제출통지서 | 2010.08.26 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0373934-40 |
| 5 | [명세서등 보정]보정서 | 2010.10.25 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0686552-18 |
| 6 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2010.10.25 | 수리 (Accepted) | 1-1-2010-0686557-46 |
| 7 | 등록결정서 | 2011.02.23 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0105643-30 |
| 8 | 출원인정보변경(경정)신고서 | 2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 9 | 출원인정보변경(경정)신고서 | 2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 10 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 11 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 12 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 13 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 14 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1415079066 |
|---|---|
| 세부과제번호 | B0000058 |
| 연구과제명 | 마이크로나노반도체연구기반혁신사업 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가원 |
| 연구주관기관명 | 서울대학교 |
| 성과제출연도 | 2007 |
| 연구기간 | 200306~200805 |
| 기여율 | 1 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1345071105 |
|---|---|
| 세부과제번호 | 과06A1604 |
| 연구과제명 | 정보기술사업단 |
| 성과구분 | 출원 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 한국학술진흥재단 |
| 연구주관기관명 | 서울대학교 |
| 성과제출연도 | 2008 |
| 연구기간 | 200603~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | IT(정보기술) |
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