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지연된 클록 신호를 발생하는 장치 및 방법

  • 기술번호 : KST2015130984
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 집적 회로 내의 지연된 클록 신호를 발생하는 장치에 관한 것이다. 본 발명에 따른 지연된 클록 신호 발생장치는, 입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 지연 신호 발생 회로; 상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로; 상기 입력 클록 신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및 상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 선택 회로를 포함한다. 본 발명에 의하면, 입력 클록 신호의 반주기를 감지하여 외부 제어신호나 피드백 루프의 필요 없이 입력 클록 신호보다 π/2 또는 3π/2 등 원하는 위상 차만큼 지연된 클록 신호를 얻을 수 있다.
Int. CL H03K 5/05 (2006.01)
CPC
출원번호/일자 1020030053859 (2003.08.04)
출원인 삼성전자주식회사, 고려대학교 산학협력단
등록번호/일자 10-0543465-0000 (2006.01.09)
공개번호/일자 10-2005-0015168 (2005.02.21) 문서열기
공고번호/일자 (20060120) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2003.08.04)
심사청구항수 20

출원인

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번호 이름 국적 주소
1 삼성전자주식회사 대한민국 경기도 수원시 영통구
2 고려대학교 산학협력단 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 정건옥 대한민국 경기도수원시팔달구
2 김진한 대한민국 서울특별시구로구
3 박성배 대한민국 경기도성남시분당구
4 김철우 대한민국 서울특별시노원구
5 윤석수 대한민국 경상남도창원시
6 윤석령 대한민국 서울특별시강동구

대리인

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번호 이름 국적 주소
1 오세준 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)(특허법인 고려)
2 권혁수 대한민국 서울특별시 강남구 언주로 ***, *층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소)
3 송윤호 대한민국 서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소)
4 임창현 대한민국 서울특별시 강남구 테헤란로*길 **, *층 (역삼동)(고려국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구
2 삼성전자주식회사 대한민국 경기도 수원시 영통구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2003.08.04 수리 (Accepted) 1-1-2003-0288359-46
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2003.12.02 수리 (Accepted) 4-1-2003-5079986-93
3 출원인 변경 신고서
Applicant change Notification
2004.12.29 수리 (Accepted) 1-1-2004-0625006-41
4 선행기술조사의뢰서
Request for Prior Art Search
2005.01.12 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search
2005.02.15 수리 (Accepted) 9-1-2005-0007397-36
6 의견제출통지서
Notification of reason for refusal
2005.04.25 발송처리완료 (Completion of Transmission) 9-5-2005-0181313-42
7 지정기간연장신청서
Request for Extension of Designated Period
2005.06.23 수리 (Accepted) 1-1-2005-0334953-40
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2005.07.15 수리 (Accepted) 4-1-2005-5072608-11
9 지정기간연장신청서
Request for Extension of Designated Period
2005.07.25 수리 (Accepted) 1-1-2005-0403635-33
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2005.08.02 수리 (Accepted) 4-1-2005-5079334-14
11 지정기간연장신청서
Request for Extension of Designated Period
2005.08.25 수리 (Accepted) 1-1-2005-0470954-42
12 의견서
Written Opinion
2005.09.26 수리 (Accepted) 1-1-2005-0537590-20
13 명세서등보정서
Amendment to Description, etc.
2005.09.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2005-0537599-30
14 등록결정서
Decision to grant
2005.10.20 발송처리완료 (Completion of Transmission) 9-5-2005-0523140-73
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2007.03.22 수리 (Accepted) 4-1-2007-5043540-16
16 출원인정보변경(경정)신고서
Notification of change of applicant's information
2008.03.05 수리 (Accepted) 4-1-2008-5034712-96
17 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.06.09 수리 (Accepted) 4-1-2009-5111177-32
18 출원인정보변경(경정)신고서
Notification of change of applicant's information
2010.08.12 수리 (Accepted) 4-1-2010-5149278-93
19 출원인정보변경(경정)신고서
Notification of change of applicant's information
2012.06.21 수리 (Accepted) 4-1-2012-5132663-40
20 출원인정보변경(경정)신고서
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2014.02.11 수리 (Accepted) 4-1-2014-5018243-16
21 출원인정보변경(경정)신고서
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2014.04.22 수리 (Accepted) 4-1-2014-5049934-62
22 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.10.10 수리 (Accepted) 4-1-2019-5210941-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 지연 신호 발생 회로;상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로;상기 입력 클록 신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 선택 회로를 포함하는 지연된 클록 신호 발생장치
2 2
제 1 항에 있어서,상기 지연 신호 발생회로는 직렬 연결된 복수의 지연 소자를 구비하며, 각각의 지연 소자는 동일한 지연 시간을 갖는 것을 특징으로 하는 지연된 클록 신호 발생장치
3 3
제 1 항에 있어서,상기 제 1 위상 차는 π인 것을 특징으로 하는 지연된 클록 신호 발생장치
4 4
제 3 항에 있어서,상기 제 2 위상 차는 π/2인 것을 특징으로 하는 지연된 클록 신호 발생장치
5 5
제 1 항에 있어서,상기 위상 보간 회로는 상기 두 신호를 1:1로 내분하여 상기 두 신호의 중간값에 대응하는 위상 보간 클록 신호를 발생하는 것을 특징으로 하는 지연된 클록 신호 발생장치
6 6
제 1 항에 있어서,상기 선택 회로는 상기 위상 보간 회로 및 상기 선택 회로에서 지연되는 시간을 보상하여 상기 입력 클록 신호(CLK1)와 상기 제 2 위상 차를 갖는 상기 출력 클록 신호(CLK2)를 출력하는 것을 특징으로 하는 지연된 클록 신호 발생장치
7 7
제 1 항에 있어서,상기 복수의 위상 보간 클록 신호의 위상 차는 상기 두 신호의 위상 차의 절반인 것을 특징으로 하는 지연된 클록 신호 발생장치
8 8
제 1 항에 있어서,상기 위상 검출 회로는, 상기 입력 클록 신호(CLK1)에 응답하여 각각의 위상 지연 클록 신호를 양자화하는 양자화 회로; 및상기 양자화 회로의 출력신호의 변화를 검출하여 상기 선택 신호를 발생하는 변화 검출 회로를 포함하는 것을 특징으로 하는 지연된 클록 신호 발생장치
9 9
제 8 항에 있어서,상기 양자화 회로는,상기 각각의 위상 지연 클록 신호를 입력받아 반전하는 각각의 인버터; 및상기 각각의 인버터로부터 각각의 반전한 위상 지연 클록 신호를 입력받고, 상기 입력 클록 신호(CLK1)의 천이에 동기 되어 상기 각각의 위상 지연 클록 신호를 양자화하는 각각의 플립플롭을 포함하는 것을 특징으로 하는 지연된 클록 신호 발생장치
10 10
제 8 항에 있어서,상기 변화 검출 회로는 상기 양자화 회로의 출력 신호 중에서 서로 인접하여 입력되는 두 신호의 변화를 검출하여 상기 선택 신호를 발생하는 것을 특징으로 하는 지연된 클록 신호 발생장치
11 11
제 10 항에 있어서,상기 변화 검출 회로는 상기 양자화 회로의 두 출력신호 중에서 하나의 출력신호는 반전하여 입력받고 다른 하나의 출력신호는 직접 입력받는 AND 게이트를 포함하는 것을 특징으로 하는 지연된 클록 신호 발생장치
12 12
제 1 항에 있어서,상기 선택 회로는 상기 위상 보간 회로 및 상기 선택 회로에서 지연되는 보상 지연 시간을 보상하여 상기 입력 클록 신호(CLK1)와 상기 제 2 위상 차를 갖는 상기 출력 클록 신호(CLK2)를 출력하되, 상기 보상 지연 시간이 상기 제 2 위상 차에 해당하는 지연 시간보다 더 긴 경우에는 반복되는 다음 위상 지연 클록 신호에서 상기 보상 지연 시간만큼 보상하여 상기 출력 클록 신호(CLK1)와 상기 제 2 위상 차를 갖는 상기 출력 클록 신호(CLK2)를 출력하는 것을 특징으로 하는 지연된 클록 신호 발생장치
13 13
반도체 집적 회로의 지연된 클록 신호 발생방법에 있어서:입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 단계;상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 단계;상기 입력 클록 신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 단계; 및상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 단계를 포함하는 지연된 클록 신호 발생방법
14 14
제 13 항에 있어서,상기 제 1 위상 차는 π인 것을 특징으로 하는 지연된 클록 신호 발생방법
15 15
제 14 항에 있어서,상기 제 2 위상 차는 π/2인 것을 특징으로 하는 지연된 클록 신호 발생방법
16 16
제 13 항에 있어서,상기 출력 클록 신호(CLK2)를 출력하는 단계는 상기 복수의 보간 클록 신호 및 상기 출력 클록 신호(CLK2)를 출력하는 단계에서 지연되는 보상 지연 시간을 보상하여 상기 입력 클록 신호(CLK1)와 상기 제 2 위상 차를 갖는 상기 출력 클록 신호(CLK2)를 출력하는 것을 특징으로 하는 지연된 클록 신호 발생방법
17 17
제 16 항에 있어서,상기 보상 지연 시간이 상기 제 2 위상 차에 해당하는 지연 시간보다 더 긴 경우에는 반복되는 다음 위상 지연 클록 신호에서 상기 보상 지연 시간만큼 보상하여 상기 출력 클록 신호(CLK1)와 상기 제 2 위상 차를 갖는 상기 출력 클록 신호(CLK2)를 출력하는 것을 특징으로 하는 지연된 클록 신호 발생방법
18 18
제 13 항에 있어서,상기 위상 지연 클록 신호를 검출하고 상기 선택 신호를 발생하는 단계는, 상기 입력 클록 신호(CLK1)에 응답하여 각각의 위상 지연 클록 신호를 양자화하는 양자화 단계; 및상기 양자화 단계의 출력신호의 변화를 검출하여 상기 선택 신호를 발생하는 변화 검출 단계를 포함하는 지연된 클록 신호 발생방법
19 19
제 18 항에 있어서,상기 양자화 단계는,상기 각각의 위상 지연 클록 신호를 입력받아 반전하는 단계; 및상기 반전 단계에서 반전한 각각의 위상 지연 클록 신호를 입력받고, 상기 입력 클록 신호(CLK1)의 천이에 동기 되어 상기 각각의 위상 지연 클록 신호를 양자화하는 단계를 포함하는 지연된 클록 신호 발생방법
20 20
제 18 항에 있어서,상기 변화 검출 단계는 상기 양자화 단계의 출력 신호 중에서 서로 인접하여 입력되는 두 신호의 변화를 검출하여 상기 선택 신호를 발생하는 것을 특징으로 하는 지연된 클록 신호 발생방법
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순번 패밀리번호 국가코드 국가명 종류
1 JP04757461 JP 일본 FAMILY
2 JP17057768 JP 일본 FAMILY
3 US07106117 US 미국 FAMILY
4 US20050052211 US 미국 FAMILY

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순번 패밀리번호 국가코드 국가명 종류
1 GB0417373 GB 영국 DOCDBFAMILY
2 GB2405273 GB 영국 DOCDBFAMILY
3 GB2405273 GB 영국 DOCDBFAMILY
4 JP2005057768 JP 일본 DOCDBFAMILY
5 JP4757461 JP 일본 DOCDBFAMILY
6 US2005052211 US 미국 DOCDBFAMILY
7 US7106117 US 미국 DOCDBFAMILY
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