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네트웍 온 칩 어플리케이션을 위한 버터플라이 팻-트리를사용한 비동기 스위치 회로
- 기술번호 : KST2015173939
- 담당센터 : 광주기술혁신센터
- 전화번호 : 062-360-4654
| 요약 | 네트워크 온 칩 내에서 다양한 IP(Intellectual Property)들을 통하여 IP간의 통신을 가능하게 하는 네트워크 온 칩 어플리케이션을 위한 비동기 스위치 회로를 제시한다. 본 발명의 비동기 스위치 회로는 복수의 데이터 플릿을 입력받아 임시 저장하고, 데이터 전송 요청 신호에 따라 각 데이터 플릿의 종류가 헤더 플릿인지 패이로드 플릿인지 확인하는 데이터 입력부, 데이터 입력부로부터 헤더 플릿 처리 요청 신호, 마지막 패이로드 플릿 처리 요청 신호, 헤더 플릿의 라우팅 정보 및 중재 요청 신호를 수신함에 따라, 출력포트 선택신호를 출력하기 위한 출력포트 중재부, 출력포트 중재부에서 결정한 데이터 출력 우선 순위에 따라 데이터 플릿을 순차적으로 저장하는 데이터 이동경로 설정부 및 데이터 입력부로부터 헤더 저장 요청 신호 및 패이로드 저장 요청 신호를 수신하고, 데이터 이동 경로 설정부로부터 입력되는 데이터 플릿을 임시 저장한 후 정해진 순서에 따라 지정된 포트로 출력하기 위한 데이터 출력부를 포함한다. 네트워크 온 칩, 비동기 스위치 |
|---|---|
| Int. CL | H04L 12/28 (2006.01) |
| CPC | H04L 49/109(2013.01) H04L 49/109(2013.01) H04L 49/109(2013.01) |
| 출원번호/일자 | 1020040068370 (2004.08.30) |
| 출원인 | 광주과학기술원 |
| 등록번호/일자 | 10-0617386-0000 (2006.08.22) |
| 공개번호/일자 | 10-2005-0115195 (2005.12.07) 문서열기 |
| 공고번호/일자 | (20060831) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 |
대한민국 | 1020040040205 | 2004.06.03
|
| 법적상태 | 소멸 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2004.08.30) |
| 심사청구항수 | 26 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 광주과학기술원 | 대한민국 | 광주광역시 북구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 강민창 | 대한민국 | 광주 북구 |
| 2 | 정은구 | 대한민국 | 광주 북구 |
| 3 | 하동수 | 대한민국 | 광주 북구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 이세진 | 대한민국 | 서울특별시 강남구 역삼로 *길 **, 신관 *층~*층, **층(역삼동, 광성빌딩)(특허법인다나) |
| 2 | 김성남 | 대한민국 | 서울특별시 송파구 법원로*길 **(문정동) 에이치비즈니스파크 C동 ***호(에스엔케이특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 광주과학기술원 | 대한민국 | 광주광역시 북구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | 특허출원서 Patent Application |
2004.08.30 | 수리 (Accepted) | 1-1-2004-0389550-97 |
| 2 | 등록결정서 Decision to grant |
2006.05.24 | 발송처리완료 (Completion of Transmission) | 9-5-2006-0295286-26 |
| 3 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.09.15 | 수리 (Accepted) | 4-1-2011-5187089-85 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 복수개의 데이터 패킷을 전달하기 위한 네트워크 온칩 어플리케이션을 위한 비동기 스위치 회로로서, 상기 데이터 패킷은 하나의 헤더 플릿 및 적어도 하나의 패이로드 플릿으로 이루어지며, 복수의 데이터 플릿을 입력받아 임시 저장하고, 데이터 전송 요청 신호에 따라 상기 각 데이터 플릿의 종류가 헤더 플릿인지 패이로드 플릿인지 확인하는 데이터 입력부; 상기 데이터 입력부로부터 헤더 플릿 처리 요청 신호, 마지막 패이로드 플릿처리 요청 신호, 상기 헤더 플릿의 라우팅 정보 및 중재 요청 신호를 수신함에 따라, 상기 데이터의 출력 우선 순위를 나타내는 출력포트 선택신호를 출력하기 위한 출력포트 중재부; 상기 출력포트 중재부에서 결정한 데이터 출력 우선 순위에 따라 상기 데이터 플릿을 순차적으로 저장하는 데이터 이동경로 설정부; 및 상기 데이터 입력부로부터 헤더 저장 요청 신호 및 패이로드 저장 요청 신호를 수신하고, 상기 데이터 이동 경로 설정부로부터 입력되는 데이터 플릿을 임시 저장한 후 상기 데이터 플릿을 저장하였음을 나타내는 헤더 및 패이로드 저장 완료 신호를 상기 데이터 입력부로 전송하고, 상기 임시 저장된 데이터 플릿을 정해진 순서에 따라 지정된 포트로 출력하기 위한 데이터 출력부; 를 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 2 |
2 제 1 항에 있어서, 상기 비동기 스위치는 각각 4개의 하위 포트 및 2개의 상위 포트로 이루어지는 6개의 입력포트 및 6개의 출력포트로 구성되고, 상기 데이터 입력부는 하위 출력포트 또는 상위 출력포트로 출력되는 데이터 플릿을 처리하기 위한 4개의 하위 입력 처리 모듈; 및 상위 출력포트로 출력되는 데이터 플릿을 처리하기 위한 2개의 상위 입력 처리 모듈로 이루어지는 것을 특징으로 하는 비동기 스위치 회로 |
| 3 |
3 제 2 항에 있어서, 상기 헤더 플릿은 타입 필드, 소스 어드레스 필드 및 라우팅 정보 필드를 포함하고, 상기 패이로드 플릿은 타입 필드 및 패이로드 필드를 포함하며, 상기 하위 및 상위 입력 처리 모듈은 입력되는 데이터 플릿이 헤더 플릿인 경우 상기 헤더 플릿을 임시 저장하고 헤더 플릿에 포함된 라우팅 정보 필드로부터 라우팅 정보를 추출하여 상기 출력포트 중재부로 전송하고, 상기 라우팅 정보를 우측으로 쉬프트하며, 입력되는 데이터플릿이 패이로드 플릿인 경우 상기 패이로드 플릿을 임시 저장한 후 상기 데이터 이동경로 설정부로 전송하기 위한 데이터 저장부; 상기 헤더 플릿을 처리하기 위한 제어 신호를 생성하고, 상기 출력포트 중재부로 중재 요청 신호 및 쉬프트 요청 신호를 전송하며, 상기 데이터 저장부로 헤더 플릿 버퍼링 요청 신호를 전송하고 이에 대한 응답 신호인 헤더 플릿 버퍼링 응답 신호를 수신하는 한편, 상기 데이터 출력부로 헤더 저장 요청 신호를 전송하고 이에 대한 응답 신호인 헤더 저장 완료 신호를 수신하기 위한 헤더 제어부; 및 상기 페이로드 플릿을 처리하기 위한 제어 신호를 생성하며, 상기 데이터 저장부로 패이로드 플릿 버퍼링 요청 신호를 전송하고 이에 대한 응답 신호인 패이로드 플릿 버퍼링 응답 신호를 수신하는 한편, 상기 데이터 출력부로 패이로드 저장 요청 신호를 전송하고 이에 대한 응답 신호인 패이로드 저장 완료 신호를 수신하기 위한 패이로드 제어부; 를 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 4 |
4 제 3 항에 있어서, 상기 패이로드 제어부는 패이로드 플릿 처리 요청 신호를 지정된 시간 지연시켜 패이로드 플릿 버퍼링 요청 신호를 생성하는 지연소자; 상기 데이터 저장부로부터 수신한 패이로드 플릿 버퍼링 응답 신호 및 상기 데이터 출력부로부터 수신한 패이로드 저장 완료 신호를 입력으로 하여 패이로드 저장 요청 신호를 출력하되, 이전 상태의 두 입력값이 모두 0인 경우 0을 출력하고 입력값 중 어느 하나가 0이면 계속해서 0을 출력하며, 입력값이 모두 1로 되면 1을 출력하고, 입력값 중 어느 하나가 1이면 계속해서 1을 출력하는 제 1 논리소자; 및 상기 제 1 논리소자의 출력 신호 및 패이로드 플릿 버퍼링 응답 신호를 입력으로 하여, 두 입력값이 모두 1인 경우 1을 출력하는 제 2 논리소자; 를 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 5 |
5 제 3 항에 있어서, 상기 헤더 제어부는 상기 헤더 플릿 처리 요청 신호와 상기 중재 요청에 대한 응답 신호를 입력으로 하여 두 입력값이 모두 0인 경우에만 1을 출력하는 제 3 논리소자; 상기 제 3 논리소자의 출력값과 헤더 플릿 버퍼링 응답 신호를 입력으로 하여 헤더 플릿 처리 요청에 대한 응답 신호를 출력하되, 이전 상태의 두 입력값이 모두 0인 경우 0을 출력하고 입력값 중 어느 하나가 0이면 계속해서 0을 출력하며, 입력값이 모두 1로 되면 1을 출력하고, 입력값 중 어느 하나가 1이면 계속해서 1을 출력하는 제 4 논리소자; 상기 제 4 논리소자의 반전값 및 쉬프트 요청에 대한 응답 신호를 입력으로 하여, 헤더 플릿 버퍼링 요청 신호를 출력하되, 두 입력이 모두 1인 경우에만 1을 출력하는 제 5 논리소자; 상기 제 4 논리소자의 출력값과 상기 제 5 논리소자 출력의 반전값을 입력으로 하여 두 입력값이 모두 1인 경우 1을 출력하는 제 6 논리소자의 출력값을 제 1 입력으로 하고, 상기 제 4 논리소자 출력의 반전값과, 헤더 플릿 처리 요청 신호를 입력으로 하여 두 입력값이 모두 1인 경우 1을 출력하는 제 7 논리소자의 출력값을 제 2 입력으로 하여, 입력값이 모두 0인 경우 1을 출력하고 입력값 중 어느 하나가 0인 경우 출력값을 1로 유지하다가 입력값이 모두 1이 되면 0을 출력하고, 입력값 중 어느 하나가 1인 경우 출력값을 0으로 유지하는 제 8 논리소자; 상기 제 8 논리소자의 출력값을 반전시켜 쉬프트 요청 신호를 출력하는 제 9 논리소자, 헤더 플릿 처리 요청 신호 및 헤더 저장 완료 신호의 반전값을 입력으로 하여 두 입력값이 모두 0인 경우 1을 출력하는 제 10 논리소자의 출력값을 제 1 입력으로 하고, 상기 제 4 논리소자의 출력값과 헤더 플릿 버퍼링 요청 응답 신호의 반전값 및 헤더 플릿 처리 요청 신호를 입력으로 하여 입력값이 모두 1인 경우 1을 출력하는 제 11 논리소자의 출력값을 제 2 입력으로 하는 제 12 논리소자; 상기 제 12 논리소자의 출력을 반전시키는 제 13 논리소자, 상기 제 13 논리소자의 출력값을 제 1 입력으로 하고, 중재 요청에 대한 응답 신호를 제 2 입력으로 하여 중재 요청 신호를 출력하는 제 14 논리소자, 헤더 저장 완료 신호를 제 1 입력으로 하고, 헤더 플릿 처리 요청 신호와 중재 요청 신호에 대한 응답 신호 및 헤더 저장 완료 신호의 반전값을 입력으로 하여 입력값이 모두 1인 경우 1을 출력하는 제 15 논리소자의 출력값을 제 2 입력으로 하는 제 16 논리소자; 및 상기 제 16 논리소자의 출력을 반전시켜 헤더 저장 요청 신호를 생성하는 제 17 논리소자; 를 포함하는 비동기 스위치 회로 |
| 6 |
6 제 5 항에 있어서, 상기 제 4 논리소자는 전원 단자에 접속되어 제 1 입력 신호에 의해 구동되는 제 1 P 타입 트랜지스터; 상기 제 1 P 타입 트랜지스터에 직렬 접속되며, 제 2 입력 신호의 반전 신호에 의해 구동되는 제 2 P 타입 트랜지스터; 상기 제 2 P 타입 트랜지스터에 직렬 접속되며, 상기 제 1 입력 신호에 의해 구동되는 제 1 N 타입 트랜지스터; 상기 제 1 N 타입 트랜지스터와 접지 단자 간에 직렬 접속되어 상기 제 2 입력 신호의 반전 신호에 의해 구동되는 제 2 N 타입 트랜지스터; 상기 전원 단자와 상기 제 2 P 타입 트랜지스터의 출력 단자 간에 접속되며, 리셋 신호에 의해 구동되는 제 3 P 타입 트랜지스터; 및 상기 제 2 P 타입 트랜지스터의 출력 단자에 접속되는 지연소자; 를 포함하는 비동기 스위치 회로 |
| 7 |
7 제 5 항에 있어서, 상기 제 8, 제 12 및 제 16 논리소자는 전원 단자에 접속되어 제 3 입력 신호에 의해 구동되는 제 4 P 타입 트랜지스터; 상기 제 4 P 타입 트랜지스터에 직렬 접속되며 제 4 입력 신호의 반전 신호에 의해 구동되는 제 5 P 타입 트랜지스터; 상기 제 5 P 타입 트랜지스터에 직렬 접속되며, 상기 제 3 입력 신호에 의해 구동되는 제 3 N 타입 트랜지스터; 상기 제 3 N 타입 트랜지스터와 접지 단자 간에 직렬 접속되어 상기 제 4 입력 신호의 반전 신호에 의해 구동되는 제 4 N 타입 트랜지스터; 상기 제 5 P 타입 트랜지스터의 출력 단자와 접지 단자 간에 접속되며, 리셋 신호의 반전신호에 의해 구동되는 제 5 N 타입 트랜지스터; 및 상기 제 5 P 타입 트랜지스터의 출력 단자에 접속되는 지연소자; 를 포함하는 비동기 스위치 회로 |
| 8 |
8 제 5 항에 있어서, 상기 제 14 논리소자는 전원 단자에 접속되어 제 5 입력 신호의 에 의해 구동되는 제 6 P 타입 트랜지스터; 상기 제 6 P 타입 트랜지스터에 직렬 접속되며, 상기 제 5 입력 신호의 반전신호에 의해 구동되는 제 6 N 타입 트랜지스터; 상기 제 6 N 타입 트랜지스터와 접지 단자 간에 직렬 접속되어 제 6 입력 신호에 의해 구동되는 제 7 N 타입 트랜지스터; 전원 단자와 상기 제 6 P 타입 트랜지스터의 출력 단자 간에 접속되며, 리셋 신호에 의해 구동되는 제 7 P 타입 트랜지스터; 및 상기 제 6 P 타입 트랜지스터의 출력 단자에 접속되는 지연소자; 를 포함하는 비동기 스위치 회로 |
| 9 |
9 제 3 항에 있어서, 상기 데이터 저장부는 헤더 플릿 버퍼링 요청 신호와 패이로드 플릿 버퍼링 요청 신호를 입력으로 하여, 두 신호 중 어느 하나가 1인 경우 1을 출력하는 제 18 논리소자; 입력되는 데이터 플릿 중 복수개의 하위 비트값 각각, 쉬프트 요청 신호, 쉬프트 요청 신호의 반전 신호 및 n비트 우측의 데이터 비트값을 각각 입력으로 하는 복수개의 데이터 선택 수단; 데이터 비트값 0, 쉬프트 요청 신호, 쉬프트 요청 신호의 반전 신호 및 n비트 우측의 데이터 비트를 각각 입력으로 하는 n개의 보조 데이터 선택 수단; 상기 데이터 선택 수단에 각각 접속되어 상기 데이터 선택부의 출력신호, 상기 제 18 논리소자의 출력신호를 입력으로 하여, 상기 데이터 선택 수단의 출력값을 각각 저장하는 복수개의 하위 데이터 저장수단; 상기 보조 데이터 선택 수단에 각각 접속되어 상기 보조 데이터 선택부의 출력신호, 상기 제 18 논리소자의 출력신호를 입력으로 하여, 상기 보조 데이터 선택 수단의 출력값을 각각 저장하는 n개의 보조 데이터 저장수단; 및 입력되는 데이터 비트 중 상기 데이터 선택 수단으로 입력되는 데이터 비트열을 제외한 비트열 각각 및 상기 제 18 논리소자의 출력신호를 입력으로 하여, 상기 입력되는 데이터 비트값을 각각 저장하는 복수개의 상위 데이터 저장수단; 을 포함하는 비동기 스위치 회로 |
| 10 |
10 제 9 항에 있어서, 상기 데이터 플릿이 23비트일 때, 상기 헤더 플릿은 2비트의 타입 필드, 6비트의 소스 어드레스 필드 및 15비트의 라우팅 정보 필드를 포함하고, 패이로드 플릿은 2비트의 타입 필드 및 21비트의 패이로드 필드를 포함하며, 상기 데이터 선택 수단으로는 하위 15비트의 데이터 비트값이 각각 입력되는 것을 특징으로 하는 비동기 스위치 회로 |
| 11 |
11 제 9 항에 있어서, 상기 데이터 선택부 및 보조 데이터 선택부는 쉬프트 요청 신호 및 데이터 비트값을 입력으로 하여 두 입력이 모두 1인 경우 1을 출력하는 제 19 논리소자; 상기 쉬프트 요청 신호의 반전신호 및 n비트 우측의 데이터 비트값을 입력으로 하여 두 입력이 모두 1인 경우 1을 출력하는 제 20 논리소자; 및 상기 제 19 및 제 20 논리소자의 출력값을 입력으로 하여 두 입력값 중 어느 하나가 1인 경우 1을 출력하는 제 21 논리소자; 를 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 12 |
12 제 1 항에 있어서, 상기 비동기 스위치는 각각 4개의 하위 포트 및 2개의 상위 포트로 이루어지는 6개의 입력 포트 및 6개의 출력포트로 구성되고, 상기 출력포트 중재부는 하위 출력포트 또는 상위 출력포트로 출력되는 데이터 플릿을 처리하기 위한 4개의 하위 중재 모듈; 및 상위 출력포트로 출력되는 데이터 플릿을 처리하기 위한 2개의 상위 중재 모듈로 이루어지는 것을 특징으로 하는 비동기 스위치 회로 |
| 13 |
13 제 12 항에 있어서, 상기 하위 중재 모듈 및 상위 중재 모듈은 동일한 출력포트로 출력되고자 하는 복수의 데이터 중 어느 하나를 선택하고, 상기 중재 요청 신호에 대한 응답 신호를 출력하기 위한 중재 유닛; 헤더 플릿 및 적어도 하나의 패이로드 플릿으로 구성되는 하나의 데이터 패킷이 상기 데이터 출력부로 출력될 때까지 해당 출력 경로를 유지하고, 상기 데이터 입력부로부터 마지막 패이로드 플릿 처리 요청 신호가 입력되면 출력포트 선택 신호를 출력하기 위한 제어 신호를 출력하는 웜홀 라우팅 처리 유닛; 및 상기 웜홀 라우팅 처리 유닛으로부터 출력되는 제어 신호 및 상기 중재 유닛의 중재 요청 응답 신호에 따라 상기 출력포트 선택 신호를 출력하는 경로 설정 제어 유닛; 을 포함하는 비동기 스위치 회로 |
| 14 |
14 제 13 항에 있어서, 상기 하위 중재 모듈의 중재 유닛은 6-by-1 트리 중재기로 이루어지며, 상기 6-by-1 트리 중재기는 동일한 출력포트로 출력되고자 하는 6개의 데이터 패킷 각각에 대한 6개의 중재 요청 신호 중 각각 2개식을 입력받아 2 개의 중재 요청 신호 중에서 하나를 선택하는 제 1 내지 제 3 2-by-1 트리 중재기; 상기 제 1 및 제 2 2-by-1 트리 중재기의 출력값 중 어느 하나를 선택하는 제 4 2-by-1 트리 중재기; 상기 제 3 2-by-1 트리 중재기 및 상기 제 4 2-by-1 트리 중재기의 출력값 중 어느 하나를 선택하기 위한 제 5 2-by-1 트리 중재기; 및 상기 제 5 6-by-1 트리 중재기의 출력값을 임시 저장하여 출력하는 버퍼; 를 포함하는 비동기 스위치 회로 |
| 15 |
15 제 13 항에 있어서, 상기 상위 중재 모듈의 중재 유닛은 4-by-1 트리 중재기로 이루어지며, 상기 4-by-1 트리 중재기는 동일한 상위 출력포트로 출력되고자 하는 6개의 4데이터 패킷 각각에 대한 4개의 중재 요청 신호 중 각각 2개식을 입력받아 2 개의 중재 요청 신호 중에서 하나를 선택하는 제 6 및 제 7 2-by-1 트리 중재기; 상기 제 6 2-by-1 트리 중재기 및 상기 제 7 2-by-1 트리 중재기의 출력값 중 어느 하나를 선택하기 위한 제 8 2-by-1 트리 중재기; 및 상기 제 8 6-by-1 트리 중재기의 출력값을 임시 저장하여 출력하는 버퍼; 를 포함하는 비동기 스위치 회로 |
| 16 |
16 제 1 항에 있어서, 상기 비동기 스위치는 각각 4개의 하위 포트 및 2개의 상위 포트로 이루어지는 6개의 입력포트 및 6개의 출력포트로 구성되고, 상기 데이터 이동경로 설정부는 하위 출력포트 또는 상위 출력포트로 출력되는 데이터 플릿을 처리하기 위한 4개의 하위 이동경로 설정부; 및 상위 출력포트로 출력되는 데이터 플릿을 처리하기 위한 2개의 상위 이동경로 설정부로 이루어지는 것을 특징으로 하는 비동기 스위치 회로 |
| 17 |
17 제 16 항에 있어서, 상기 하위 이동경로 설정부 및 상위 이동경로 설정부는 하나의 데이터 플릿의 데이터 비트수와 동일한 개수의 멀티플렉서로 이루어지며, 상기 멀티플렉서는 상기 데이터 입력부로부터 입력되는 복수의 데이터 플릿 각각으로부터 1비트의 데이터 비트값을 입력받고, 상기 출력포트 중재부로부터 출력포트 선택신호를 입력받아, 상기 출력포트 선택 신호에 의해 지정되는 데이터 비트를 각각 출력하여 상기 데이터 출력부로 전송하는 것을 특징으로 하는 비동기 스위치 회로 |
| 18 |
18 제 16 항에 있어서, 상기 멀티플렉서는 전송 게이트 멀티플렉서로 구성하는 것을 특징으로 하는 비동기 스위치 회로 |
| 19 |
19 제 1 항에 있어서, 상기 비동기 스위치는 각각 4개의 하위 포트 및 2개의 상위 포트로 이루어지는 6개의 입력포트 및 6개의 출력포트로 구성되고, 상기 데이터 출력부는 상기 데이터 입력부로부터 전송되는 헤더 저장 요청 신호 및 패이로드 저장 요청 신호, 상기 출력포트 중재부로부터 입력되는 출력포트 선택신호를 입력받아, 상기 출력포트 선택신호에서 지정하는 출력 버퍼에 데이터 플릿을 저장하도록 요청하는 입력 제어부; 상기 데이터 입력부로부터 전송되는 복수개의 데이터 플릿 및 상기 입력 제어부로부터 입력되는 데이터 전송 요청 신호에 따라 상기 출력포트에 데이터를 저장하고, 데이터 저장이 완료되면 상기 출력포트 중재부로 데이터 저장 완료 신호를 전송하며, 출력할 데이터가 존재함을 알리는 출력 요청 신호를 다음 단의 스위치로 출력하고, 상기 다음 단 스위치가 출력 요청 신호에 응답함에 따라, 상기 출력포트 선택신호를 참조하여 상기 데이터 플릿을 출력하는 버퍼; 및 상기 버퍼로부터 데이터 저장 완료 신호를 입력받고, 상기 데이터 입력부로부터 헤더 저장 요청 신호 및 패이로드 저장 요청 신호를 입력받으며, 상기 출력포트 중재부로부터 출력포트 선택신호를 입력받아, 상기 데이터 입력부로 헤더 저장 완료 신호 및 패이로드 저장 완료 신호를 전송하는 출력 제어부; 를 포함하는 비동기 스위치 회로 |
| 20 |
20 제 19 항에 있어서, 상기 데이터 출력부는 상기 버퍼에서 출력되는 출력 요청 신호를 지정된 시간동안 지연시킨 후 다음 단의 스위치로 출력하는 지연수단을 더 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 21 |
21 제 19 항에 있어서, 상기 입력 제어부는 각 데이터 플릿에 대한 헤더 저장 완료 신호 및 패이로드 저장 완료 신호를 각각 입력으로 하여, 입력 신호 중 어느 하나가 1이면 1을 출력하는 제 28 내지 제 33 논리소자; 및 상기 제 28 내지 33 논리소자에 각각 접속되어, 상기 제 28 내지 제 33 논리소자의 출력 신호를 입력 신호로 하고, 상기 출력포트 선택신호의 제어에 의해 데이터 저장 요청 신호 중 어느 하나를 활성화하는 제 1 내지 제 6 멀티플렉서; 를 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 22 |
22 제 21 항에 있어서, 상기 제 1 내지 제 6 멀티플렉서는 전송 게이트 멀티플렉서로 구성하는 것을 특징으로 하는 비동기 스위치 회로 |
| 23 |
23 제 19 항에 있어서, 상기 버퍼는 2상 선입선출 버퍼를 복수개 병렬 연결하여 구성하는 것을 특징으로 하는 비동기 스위치 회로 |
| 24 |
24 제 19 항에 있어서, 상기 출력 제어부는 상기 버퍼로부터 입력되는 데이터 저장 완료 신호 및 출력포트 중재부로부터 입력되는 출력포트 선택신호를 각각 입력받아 하위 출력포트로 출력할 데이터에 대한 제어 신호를 생성하기 위한 제 1 내지 제 4 디멀티플렉서; 상위 출력포트로 출력할 데이터에 대한 제어 신호를 생성하기 위한 제 5 및 제 6 디멀티플렉서; 상기 제 1 내지 제 6 디멀티플렉서의 출력값을 각 출력포트 번호별로 입력받아, 입력 신호 중 어느 하나가 1인 경우 1을 출력하는 제 34 내지 제 39 논리소자; 및 상기 제 34 내지 제 39 논리소자의 출력값을 입력값으로 하고, 데이터 입력부로부터 각 출력포트 번호별로 입력되는 헤더 저장 요청 신호 및 패이로드 저장 요청 신호에 따라 상기 데이터 플릿을 상기 버퍼에 저장하였음을 통보하는 헤더 저장 완료 신호 및 패이로드 저장 완료 신호를 상기 데이터 입력부로 전송하는 제 1 내지 제 6 디코더; 를 포함하는 비동기 스위치 회로 |
| 25 |
25 제 1 항에 있어서, 상기 비동기 스위치 회로는 상기 데이터 입력부와 상기 출력포트 중재부 간에 상기 헤더 플릿 처리 요청 신호를 지정된 시간동안 지연시키기 위한 제 1 지연부를 더 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 26 |
26 제 1 항에 있어서, 상기 비동기 스위치 회로는 상기 데이터 입력부와 상기 데이터 출력부 간에 상기 헤더 저장 요청 신호를 지정된 시간동안 지연시키기 위한 제 2 지연부를 더 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 27 |
26 제 1 항에 있어서, 상기 비동기 스위치 회로는 상기 데이터 입력부와 상기 데이터 출력부 간에 상기 헤더 저장 요청 신호를 지정된 시간동안 지연시키기 위한 제 2 지연부를 더 포함하는 것을 특징으로 하는 비동기 스위치 회로 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
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DOCDB 패밀리 정보
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| 국가 R&D 정보가 없습니다. |
|---|
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| 특허 등록번호 | 10-0617386-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20040830 출원 번호 : 1020040068370 공고 연월일 : 20060831 공고 번호 : 특허결정(심결)연월일 : 20060524 청구범위의 항수 : 26 유별 : H04L 12/28 발명의 명칭 : 네트웍 온 칩 어플리케이션을 위한 버터플라이 팻-트리를사용한 비동기 스위치 회로 존속기간(예정)만료일 : 20140823 |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 광주과학기술원 광주광역시 북구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 742,500 원 | 2006년 08월 23일 | 납입 |
| 제 4 년분 | 금 액 | 612,000 원 | 2009년 07월 31일 | 납입 |
| 제 5 년분 | 금 액 | 612,000 원 | 2010년 04월 14일 | 납입 |
| 제 6 년분 | 금 액 | 612,000 원 | 2011년 06월 21일 | 납입 |
| 제 7 년분 | 금 액 | 1,088,000 원 | 2012년 07월 10일 | 납입 |
| 제 8 년분 | 금 액 | 1,088,000 원 | 2013년 07월 10일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | 특허출원서 | 2004.08.30 | 수리 (Accepted) | 1-1-2004-0389550-97 |
| 2 | 등록결정서 | 2006.05.24 | 발송처리완료 (Completion of Transmission) | 9-5-2006-0295286-26 |
| 3 | 출원인정보변경(경정)신고서 | 2011.09.15 | 수리 (Accepted) | 4-1-2011-5187089-85 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1350012099 |
|---|---|
| 세부과제번호 | 212-03 |
| 연구과제명 | Fusion-Tech기반구축 |
| 성과구분 | 등록 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 과학기술부 |
| 연구주관기관명 | 광주과학기술원 |
| 성과제출연도 | 2006 |
| 연구기간 | 200401~201212 |
| 기여율 | 0.1 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1440001140 |
|---|---|
| 세부과제번호 | HR-C1090 |
| 연구과제명 | 대학IT연구센터육성지원 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 정보통신연구진흥원 |
| 연구주관기관명 | 정보통신연구진흥원 |
| 성과제출연도 | 2006 |
| 연구기간 | 200609~200708 |
| 기여율 | 0.9 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | 기타 |
특허성과
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