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멀티플렉서 회로

  • 기술번호 : KST2014011476
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 멀티플렉서 회로에 관한 것으로서, 특히 부성미분 저항소자를 이용하여 소자수를 줄이고, RZ형태의 신호를 이용하여 저전력 동작이 가능한 멀티플렉서 회로에 관한 것이다. 본 발명은 NRZ 모드의 데이터 입력신호(, )와 CLK신호를 받아 차등 형태의 RZ(Return-to-Zero) 모드출력(, )을 발생하는 제1 차등출력부; NRZ 모드의 데이터 입력신호(, )와 신호를 받아 차등 형태의 RZ 모드출력(, )을 발생하는 제2 차등출력부; 및 제1 차등출력부 및 제2 차등출력부에서 발생된 RZ모드의 출력신호(, , , )를 입력으로 받아 CLK신호의 반주기마다 NRZ(Non-Return-to-Zero) 형태의 출력을 발생시키는 선별부(500);를 포함한다. 부성 미분 저항다이오드를 이용하여 회로구성이 간단하고, RZ 형태의 입력으로 NRZ 형태의 멀티플렉싱된 출력을 발생시킴으로써, 회로의 전력 소모를 저감시키는 저전력 동작특성이 가능한 효과가 있다. 멀티플렉서, MOBILE 회로, 선별부, CML
Int. CL H03K 17/62 (2006.01)
CPC
출원번호/일자 1020070087546 (2007.08.30)
출원인 한국과학기술원
등록번호/일자 10-0911159-0000 (2009.07.31)
공개번호/일자 10-2009-0022302 (2009.03.04) 문서열기
공고번호/일자 (20090806) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.08.30)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 양경훈 대한민국 대전 유성구
2 김태호 대한민국 경기 화성시

대리인

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번호 이름 국적 주소
1 이은철 대한민국 서울특별시 송파구 법원로**길 **, A동 *층 ***호 (문정동, H비지니스파크)(*T국제특허법률사무소)
2 유완식 대한민국 서울특별시 강남구 테헤란로 ***, **층 *T 국제특허법률사무소 (역삼동, 여삼빌딩)(*T국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2007.08.30 수리 (Accepted) 1-1-2007-0632205-09
2 선행기술조사의뢰서
Request for Prior Art Search
2008.07.07 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2008.08.12 수리 (Accepted) 9-1-2008-0050857-49
4 의견제출통지서
Notification of reason for refusal
2009.01.30 발송처리완료 (Completion of Transmission) 9-5-2009-0043254-92
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2009.03.30 수리 (Accepted) 1-1-2009-0188529-17
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2009.03.30 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0188528-61
7 등록결정서
Decision to grant
2009.07.30 발송처리완료 (Completion of Transmission) 9-5-2009-0318246-09
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
멀티플렉서 회로에 있어서, NRZ 입력신호(, )와 CLK신호를 받아 차등 형태의 RZ 모드출력(, )을 발생하는 제1 차등출력부(300); NRZ 입력신호(, )와 신호를 받아 차등 형태의 RZ 모드출력(, )을 발생하는 제2 차등출력부(400); 및 상기 제1 차등출력부 및 제2 차등출력부에서 발생된 RZ모드의 출력신호(, , , )를 입력으로 받아 CLK신호의 반주기마다 NRZ형태의 출력을 발생시키는 선별부(500);를 포함하며, 상기 제1 차등출력부(300) 및 제2 차등출력부(400)는 CML(Current Mode Logic) 형태의 MOBILE(Monostable Bistable Transition Logic Element)인 것을 특징으로 하는 멀티플렉서 회로
2 2
제 1 항에 있어서, 상기 제1 차등출력부(300)는, 제1 트랜지스터(301)의 베이스가 입력단자(308)에 연결되고, 제2 트랜지스터(302)의 베이스가 입력단자(309)에 연결되며, CLK 입력단자(310)에 연결된 제1 Load 부성미분 저항다이오드(304) 및 제1 바이어스 단자(313)에 연결된 제1 Driver 부성미분 저항다이오드(303)가 직렬로 연결되고, 상기 제1 Load 부성미분 저항다이오드 및 제1 Driver 부성미분 저항다이오드의 사이에 제1 트랜지스터의 컬렉터가 연결되고, 상기 CLK 입력단자에 연결된 제2 Load 부성미분 저항다이오드(306) 및 제2 바이어스 단자(314)에 연결된 제2 Driver 부성미분 저항다이오드(305)가 직렬로 연결되고, 상기 제2 Load 부성미분 저항다이오드 및 제2 Driver 부성미분 저항다이오드의 사이에 제2 트랜지스터의 컬렉터가 연결되며, 상기 제1 Load 부성미분 저항다이오드 및 제1 Driver 부성미분 저항다이오드의 사이에 출력단자(311)가 연결되고, 상기 제2 Load 부성미분 저항다이오드 및 제2 Driver 부성미분 저항다이오드의 사이에 출력단자(312)가 연결되며, 상기 제1 트랜지스터 및 제2 트랜지스터의 에미터가 공통으로 연결되고, 상기 공통으로 연결된 에미터가 제1 전류원(307)를 경유하여, 제1 전압원(315)에 연결되는 것을 특징으로 하는 멀티플렉서 회로
3 3
제 1 항에 있어서, 상기 제2 차등출력부(400)는, 제3 트랜지스터(401)의 베이스가 입력단자(408)에 연결되고, 제4 트랜지스터(402)의 베이스가 입력단자(409)에 연결되며, 입력단자(410)에 연결된 제3 Load 부성미분 저항다이오드(404) 및 제3 바이어스 단자(413)에 연결된 제3 Driver 부성미분 저항다이오드(403)가 직렬로 연결되고, 상기 제3 Load 부성미분 저항다이오드 및 제3 Driver 부성미분 저항다이오드의 사이에 제3 트랜지스터(401)의 컬렉터가 연결되고, 상기 입력단자에 연결된 제4 Load 부성미분 저항다이오드(406) 및 제4 바이어스 단자(414)에 연결된 제4 Driver 부성미분 저항다이오드(405)가 직렬로 연결되고, 상기 제4 Load 부성미분 저항다이오드 및 제4 Driver 부성미분 저항다이오드의 사이에 제4 트랜지스터(402)의 컬렉터가 연결되며, 상기 제3 Load 부성미분 저항다이오드 및 제3 Driver 부성미분 저항다이오드의 사이에 출력단자(411)가 연결되고, 상기 제4 Load 부성미분 저항다이오드 및 제4 Driver 부성미분 저항다이오드의 사이에 출력단자(412)가 연결되며, 상기 제3 트랜지스터 및 제4 트랜지스터의 에미터가 공통으로 연결되고, 상기 공통으로 연결된 에미터가 제2 전류원(407)을 경유하여, 제2 전압원(415)에 연결되는 것을 특징으로 하는 멀티플렉서 회로
4 4
제 1 항에 있어서, 상기 제1 차등출력부(300)는, CLK 입력단자(310)에 'HIGH'가 인가될 경우, 입력 데이터 신호 에 따라 RZ 모드 출력단자(312) 및 출력단자(311)의 신호가 발생하며, 이때, 출력단자(412) 및 출력단자(411) 신호는 'LOW'인 상태가 되는 것을 특징으로 하는 멀티플렉서 회로
5 5
제 1 항에 있어서, 상기 제2 차등출력부(400)는, 입력단자(410)에 'HIGH'가 인가될 경우, 입력 데이터 신호 에 따라 RZ 모드 출력단자(412) 및 출력단자(411)의 신호가 발생하며, 출력단자(312) 및 출력단자(311)는 'LOW'인 상태가 되는 것을 특징으로 하는 멀티플렉서 회로
6 6
제 1 항에 있어서, 상기 선별부(500)는, 제5 트랜지스터(501)의 베이스가 상기 제1 차등출력부(300)로부터 출력신호를 입력받는 입력단자(512)에 연결되고, 제6 트랜지스터(502)의 베이스가 상기 제1 차등출력부로부터 출력신호를 입력받는 입력단자(513)에 연결되며, 제7 트랜지스터(503)의 베이스가 상기 제2 차등출력부(400)로부터 출력신호를 입력받는 입력단자(515)에 연결되고, 제8 트랜지스터(504)의 베이스가 상기 제2 차등출력부로부터 출력신호를 입력받는 입력단자(514)에 연결되며, 상기 제5 트랜지스터 및 제7 트랜지스터의 컬렉터가 제1 저항부하(505)를 경유하여 접지연결되고, 상기 제6 트랜지스터 및 제8 트랜지스터의 컬렉터가 제2 저항부하(506)를 경유하여 접지연결되며, 상기 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터의 에미터가 서로 연결되어 제3 전류원(509)를 경유하여 제3 전압원(518)에 연결되고, 제9 트랜지스터(507)의 베이스가 상기 제5 트랜지스터 및 제7 트랜지스터의 컬렉터에 연결되어 제1 저항부하(505)를 통해 접지되며, 제10 트랜지스터(508)의 베이스가 상기 제6 트랜지스터 및 제8 트랜지스터의 컬렉터와 연결되어 제2 저항부하(506)를 통해 접지되고, 상기 제9 트랜지스터의 에미터는 제4 전류원(510)을 통해 상기 제3 전압원에 연결되며, 상기 제10 트랜지스터의 에미터는 제5 전류원(511)을 통해 상기 제3 전압원에 연결되고, 상기 제9 트랜지스터의 에미터와 상기 제4 전류원 사이에 OUT출력단자(516)가 연결되며, 상기 제10 트랜지스터의 에미터와 상기 제5 전류원 사이에 출력단자(517)가 연결되는 것을 특징으로 하는 멀티플렉서 회로
7 7
제 1 항에 있어서, 상기 선별부(500)는, 상기 제1 차등출력부(300) 및 제2 차등출력부(400)에서 발생된 RZ모드의 출력신호(, , , )를 입력받아, 제5 트랜지스터(501) 내지 제8 트랜지스터(504)중 적어도 어느 하나만이 턴-온(Turn-On)되고 제3 전류원(509)이 흐르게 되어 출력을 발생하는 것을 특징으로 하는 멀티플렉서 회로
8 8
삭제
9 9
제 6 항에 있어서, 상기 제9 트랜지스터(507) 및 제10 트랜지스터(508)는 에미터 플로어(Emitter Follower)인 것을 특징으로 하는 멀티플렉서 회로
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1 과학기술부 서울대학교 테라급나노소자개발사업 RTD기반 초고속 NDR IC 설계 및 simulation