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수직형 나노쉘 전계효과 트랜지스터 및 융합 메모리 소자,및 그 제조 방법

  • 기술번호 : KST2014012439
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 전계효과 트랜지스터 및 융합 메모리 소자에 관한 것이다. 보다 구체적으로는 수직 나노쉘 구조의 전계효과 트랜지스터, 및 비휘발성 플래쉬 메모리 특성과 캐패시터리스 디램 특성을 갖는 융합 메모리 소자, 및 그 제조 방법에 관한 것이다.본 발명에 따른 전계효과 트랜지스터는 수직 기둥 형상의 제2 게이트, 제2 게이트의 측부를 포위하는 수직 기둥 형상의 채널, 채널의 측부를 포위하는 제1 게이트, 채널에 접속되어 형성된 소스, 및 채널에 접속되고 소스와 이격되어 형성된 드레인을 포함한다.수직형 소자, 나노 쉘(Nano-shell), 전면 게이트, 더블 게이트, 결정고상화(Solid Phase Crystallization), 비휘발성 메모리, 캐패시터리스 디램(Capacitorless DRAM), 융합 메모리
Int. CL H01L 29/772 (2011.01) B82Y 10/00 (2011.01)
CPC H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01)
출원번호/일자 1020070078240 (2007.08.03)
출원인 한국과학기술원
등록번호/일자 10-0880377-0000 (2009.01.19)
공개번호/일자
공고번호/일자 (20090128) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.08.03)
심사청구항수 16

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최양규 대한민국 대전 유성구
2 김청진 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.08.03 수리 (Accepted) 1-1-2007-0567708-48
2 선행기술조사의뢰서
Request for Prior Art Search		 2008.03.07 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2008.04.15 수리 (Accepted) 9-1-2008-0022884-71
4 의견제출통지서
Notification of reason for refusal		 2008.06.18 발송처리완료 (Completion of Transmission) 9-5-2008-0327583-46
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.08.01 수리 (Accepted) 1-1-2008-0557407-66
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.09.18 수리 (Accepted) 1-1-2008-0655982-63
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.10.13 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0710932-15
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.10.13 수리 (Accepted) 1-1-2008-0710925-06
9 등록결정서
Decision to grant		 2009.01.16 발송처리완료 (Completion of Transmission) 9-5-2009-0022539-62
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 수직 기둥 형상의 제2 게이트(208);상기 제2 게이트(208)의 측부를 포위하는 제2 수직 기둥 형상의 채널(206);상기 채널(206)의 측부를 포위하는 제1 게이트(202);상기 채널(206)의 하단부에 접속되어 형성된 소스(204); 및상기 채널(206)의 상단부에 접속되고 상기 소스(204)와 이격되어 형성된 드레인(209)을 포함하고, 상기 제1 게이트와 상기 제2 게이트는 서로 일함수가 상이한 물질로 형성되는, 전계효과 트랜지스터
2 2
제1항에 있어서,상기 채널 하부에 형성된 반도체 기판을 더 포함하고,상기 소스는 상기 반도체 기판에 형성되고,상기 드레인은 상기 채널의 상부의 외주부를 포위하여 형성된, 전계효과 트랜지스터
3 3
제1항에 있어서,상기 채널 하부에 형성된 반도체 기판을 더 포함하고,상기 소스는 상기 채널의 상부의 외주부의 일부에 접속되어 형성되고,상기 드레인은 상기 채널의 상부의 외주부의 다른 일부에 접속되어 형성된, 전계효과 트랜지스터
4 4
제1항에 있어서,상기 채널은 상기 제1 게이트 및 상기 제2 게이트와 절연막에 의해 절연되고,상기 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 금속 산화막 중 어느 하나의 물질로 이루어지는, 전계효과 트랜지스터
5 5
삭제
6 6
제2항 또는 제3항에 있어서,상기 반도체 기판은 실리콘, 실리콘 게르마늄, 인장(strained) 실리콘, 인장 실리콘 게르마늄 중 하나의 물질로 이루어진, 전계효과 트랜지스터
7 7
제1항에 있어서,상기 제1 및 제2 수직 기둥은 원기둥 또는 다각형 기둥인, 전계효과 트랜지스터
8 8
제1 수직 기둥 형상의 제2 게이트;상기 제2 게이트의 측부를 포위하는 제2 수직 기둥 형상의 채널;상기 채널의 측부를 포위하는 제1 게이트;상기 채널의 하단부에 접속되어 형성된 소스; 및 상기 채널의 상단부에 접속되고 상기 소스와 이격되어 형성된 드레인; 및상기 제2 게이트와 상기 채널 사이에 형성되어 상기 제2 게이트의 측부를 포위하는 부유게이트를 포함하고, 상기 제1 게이트와 상기 제2 게이트는 서로 일함수가 상이한 물질로 형성되는, 융합 메모리 소자
9 9
제8항에 있어서,상기 부유게이트는 폴리실리콘층, SONOS(Silicon Oxide Nitride Oxide Silicon) 또는 MNOS(Metal Nitride Oxide Silicon)구조를 형성하는 질화막층, 비정질 실리콘층, 금속 산화물층, 실리콘 질화막층, 실리콘 나노결정층, 금속 나노결정층 또는 금속산화물 나노결정층 중 어느 하나이거나 또는 하나 이상이 혼합된, 융합 메모리 소자
10 10
제8항에 있어서,상기 부유게이트는 상기 제2 게이트 및 상기 채널과 절연막에 의해 절연되고,상기 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 금속 산화막 중 어느 하나의 물질로 이루어지는, 융합 메모리 소자
11 11
(a) 반도체 기판에 불순물을 주입하여 소스를 형성하는 단계;(b) 상기 반도체 기판상에 제1 층간절연막, 제1 게이트, 제2 층간절연막을 순차적으로 적층하는 단계;(c) 상기 제1 층간절연막, 상기 제1 게이트, 상기 제2 층간절연막을 관통하는 수직 방향의 홀을 형성하는 단계;(d) 상기 홀 내부에 제1 게이트 절연막을 형성하고, 에치백 공정을 통해 상기 소스를 노출시키는 단계;(e) 상기 노출된 소스 및 상기 제1 게이트 절연막상에 나노쉘 형상의 채널을 형성하는 단계;(f) 상기 채널상에 제2 게이트 절연막을 형성하는 단계;(g) 상기 홀 내부에 제2 게이트를 형성하는 단계; 및(h) 상기 나노쉘 채널에 불순물을 주입하여 드레인을 형성하는 단계를 포함하는, 전계효과 트랜지스터의 제조 방법
12 12
제11항에 있어서,상기 채널은 증착된 비정질 실리콘 또는 폴리실리콘을 고온으로 어닐링하거나 레이저를 이용하여 실리콘 결정의 크기를 향상시켜 채널을 형성하는, 전계효과 트랜지스터의 제조 방법
13 13
제11항에 기재된 전계효과 트랜지스터의 제조 방법을 이용한 융합 메모리 소자의 제조 방법에 있어서,상기 (f) 단계와 상기 (g) 단계 사이에, (i) 상기 제2 게이트 절연막상에 부유게이트를 형성하는 단계; 및(j) 상기 부유게이트상에 제어 절연막을 형성하는 단계를 더 포함하고,상기 제2 게이트 절연막은 터널링 절연막인, 융합 메모리 소자의 제조 방법
14 14
(a) 반도체 기판상에 제1 층간절연막, 제1 게이트, 제2 층간절연막을 순차적으로 적층하는 단계;(b) 상기 제1 층간절연막, 상기 제1 게이트, 상기 제2 층간절연막을 관통하는 수직 방향의 홀을 형성하는 단계;(c) 상기 홀 내부에 제1 게이트 절연막을 형성하고, 에치백 공정을 통해 상기 반도체 기판을 노출시키는 단계;(d) 상기 노출된 반도체 기판 및 상기 제1 게이트 절연막상에 나노쉘 형상의 채널을 형성하는 단계;(e) 상기 채널상에 제2 게이트 절연막을 형성하는 단계;(f) 상기 홀 내부에 제2 게이트를 형성하는 단계; 및(g) 상기 나노쉘 채널에 불순물을 주입하여 소스 및 드레인을 형성하는 단계를 포함하는, 전계효과 트랜지스터의 제조 방법
15 15
제14항에 있어서,상기 채널은 증착된 비정질 실리콘 또는 폴리실리콘을 고온으로 어닐링하거나 레이저를 이용하여 실리콘 결정의 크기를 향상시켜 채널을 형성하는, 전계효과 트랜지스터의 제조 방법
16 16
제14항에 기재된 전계효과 트랜지스터의 제조 방법을 이용한 융합 메모리 소자의 제조 방법에 있어서,상기 (e) 단계와 상기 (f) 단계 사이에,(i) 상기 제2 게이트 절연막상에 부유게이트를 형성하는 단계; 및(j) 상기 부유게이트상에 제어 절연막을 형성하는 단계를 더 포함하고,상기 제2 게이트 절연막은 터널링 절연막인, 융합 메모리 소자의 제조 방법
17 17
제1항에 기재된 전계효과 트랜지스터를 구동하는 방법으로서,저전력 소비 트랜지스터 구현을 위해 상기 제1 게이트와 제2 게이트 각각에 서로 상이한 게이트 전압을 인가하는, 전계효과 트랜지스터의 구동 방법
18 18
삭제
19 19
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20 20
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21 21
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22 22
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지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.