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초소형 저전력 1비트 전가산기

  • 기술번호 : KST2015113312
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 전가산기에 관한 것이다. 보다 구체적으로 본 발명은 저전력을 소모하고 차지하는 면적이 작은 전가산기에 관한 것이다. 본 발명의 일 실시예에 따른 전가산기 셀을 포함하는 전가산기 회로는 제1 입력 신호(A)를 수신하는 제1 입력단; 제2 입력 신호(B)를 수신하는 제2 입력단; 제3 입력 신호()를 수신하는 제3 입력단; 제4 입력 신호()를 수신하는 제4 입력단; 캐리(carry) 출력 신호()를 출력하는 제1 출력단; 합(Sum) 출력 신호(Sum)를 출력하는 제2 출력단; 상기 제2 입력 신호(B), 상기 제3 입력 신호() 및 상기 제4 입력 신호()를 입력 받고, 상기 제2 입력 신호(B)와 상기 제3 입력 신호()의 배타적 논리합(exclusive OR, XOR)을 출력하는 XOR 연산부; 상기 XOR 연산부의 출력, 상기 제1 입력 신호(A) 및 상기 제2 입력 신호(B)를 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 제2 입력 신호(B)와 동일한 논리값을 선택적으로 출력하는 제1 멀티플랙서부; 상기 제1 멀티플랙서부의 출력을 인버팅(inverting)하는 인버터부; 및 상기 제1 입력 신호(A), 상기 인버터부의 출력() 및 상기 XOR 연산부의 출력을 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 인버터부의 출력()과 동일한 논리값을 선택적으로 출력하는 제2 멀티플랙서부를 포함하고, 상기 제1 출력단은 상기 제1 멀티플랙서부의 출력단에 접속되고, 상기 제2 출력단은 상기 제2 멀티플랙서부의 출력단에 접속되는 전가산기 셀을 포함한다. 본 발명에 따르면 전가산기를 구현하는데 있어 기존의 것보다 적은 트랜지스터 개수를 사용함으로써 적은 면적 소모와 적은 전력 소모를 달성할 수 있다. 전가산기(full adder), 논리회로, 초소형, 저전력
Int. CL G06F 7/50 (2006.01) G06F 7/42 (2006.01)
CPC G06F 7/501(2013.01) G06F 7/501(2013.01) G06F 7/501(2013.01)
출원번호/일자 1020090036844 (2009.04.28)
출원인 한국과학기술원
등록번호/일자 10-0975086-0000 (2010.08.04)
공개번호/일자
공고번호/일자 (20100811) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.04.28)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 유회준 대한민국 대전 유성구
2 김민수 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.04.28 수리 (Accepted) 1-1-2009-0256684-04
2 선행기술조사의뢰서
Request for Prior Art Search		 2009.12.02 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2010.01.15 수리 (Accepted) 9-1-2010-0005014-92
4 등록결정서
Decision to grant		 2010.07.30 발송처리완료 (Completion of Transmission) 9-5-2010-0331206-57
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
전가산기 셀을 포함하는 전가산기 회로에 있어서, 상기 전가산기 셀은, 제1 입력 신호(A)를 수신하는 제1 입력단; 제2 입력 신호(B)를 수신하는 제2 입력단; 제3 입력 신호()를 수신하는 제3 입력단; 제4 입력 신호()를 수신하는 제4 입력단; 캐리(carry) 출력 신호()를 출력하는 제1 출력단; 합(Sum) 출력 신호(Sum)를 출력하는 제2 출력단; 상기 제2 입력 신호(B), 상기 제3 입력 신호() 및 상기 제4 입력 신호()를 입력 받고, 상기 제2 입력 신호(B)와 상기 제3 입력 신호()의 배타적 논리합(exclusive OR, XOR)을 출력하는 XOR 연산부; 상기 XOR 연산부의 출력, 상기 제1 입력 신호(A) 및 상기 제2 입력 신호(B)를 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 제2 입력 신호(B)와 동일한 논리값을 선택적으로 출력하는 제1 멀티플랙서부; 상기 제1 멀티플랙서부의 출력을 인버팅(inverting)하는 인버터부; 및 상기 제1 입력 신호(A), 상기 인버터부의 출력() 및 상기 XOR 연산부의 출력을 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 인버터부의 출력()과 동일한 논리값을 선택적으로 출력하는 제2 멀티플랙서부를 포함하고, 상기 제1 출력단은 상기 제1 멀티플랙서부의 출력단에 접속되고, 상기 제2 출력단은 상기 제2 멀티플랙서부의 출력단에 접속되는, 전가산기 회로
2 2
제1항에 있어서, 상기 제1 멀티플랙서부는, 상기 XOR 연산부의 출력의 논리값이 1인 경우 상기 제1 입력 신호(A)와 동일한 논리값을 출력하고, 상기 XOR 연산부의 출력의 논리값이 0인 경우 상기 제2 입력 신호(B)와 동일한 논리값을 출력하는, 전가산기 회로
3 3
제1항에 있어서, 상기 제2 멀티플랙서부는, 상기 XOR 연산부의 출력의 논리값이 1인 경우 상기 인버터부의 출력()과 동일한 논리값을 출력하고, 상기 XOR 연산부의 출력의 논리값이 0인 경우 상기 제1 입력 신호(A)와 동일한 논리값을 출력하는, 전가산기 회로
4 4
제1항에 있어서, 상기 XOR 연산부는, 제1 입력 노드, 제1 출력 노드, 제1 게이트 노드를 포함하고 상기 제1 게이트 노드의 입력의 논리값이 0일 때 상기 제1 입력 노드 입력을 상기 제1 출력 노드로 전달하는 제1 패스트랜지스터 및 제2 입력 노드, 제2 출력 노드, 제2 게이트 노드를 포함하고 상기 제2 게이트 노드의 입력의 논리값이 1일 때 상기 제2 입력 노드 입력을 상기 제2 출력 노드로 전달하는 제2 패스트랜지스터를 포함하고, 상기 제1 입력 노드에는 상기 제3 입력 신호()가 입력되고, 상기 제2 입력 노드에는 제4 입력 신호()가 입력되고, 상기 제1 및 제2 게이트 노드에는 상기 제2 입력 신호(B)가 입력되고, 상기 제1 및 제2 출력 노드는 서로 접속되며, 상기 제1 및 제2 출력 노드에서 상기 XOR 연산부의 출력이 출력되는, 전가산기 회로
5 5
제1항에 있어서, 상기 제1 멀티플랙서부는, 제3 입력 노드, 제3 출력 노드, 제3 게이트 노드를 포함하고 상기 제3 게이트 노드의 입력의 논리값이 0일 때 상기 제3 입력 노드 입력을 상기 제3 출력 노드로 전달하는 제3 패스트랜지스터 및 제4 입력 노드, 제4 출력 노드, 제4 게이트 노드를 포함하고 상기 제4 게이트 노드의 입력의 논리값이 1일 때 상기 제4 입력 노드 입력을 상기 제4 출력 노드로 전달하는 제4 패스트랜지스터를 포함하고, 상기 제3 입력 노드에는 상기 제2 입력 신호(B)가 입력되고, 상기 제4 입력 노드에는 상기 제1 입력 신호(A)가 입력되고, 상기 제3 및 제4 게이트 노드에는 상기 XOR 연산부의 출력이 입력되고, 상기 제3 및 제4 출력 노드는 서로 접속되며, 상기 제3 및 제4 출력 노드에서 상기 제1 멀티플랙서부의 출력이 출력되는, 전가산기 회로
6 6
제1항에 있어서, 상기 제2 멀티플랙서부는, 제5 입력 노드, 제5 출력 노드, 제5 게이트 노드를 포함하고 상기 제5 게이트 노드의 입력의 논리값이 0일 때 상기 제5 입력 노드 입력을 상기 제5 출력 노드로 전달하는 제5 패스트랜지스터 및 제6 입력 노드, 제6 출력 노드, 제6 게이트 노드를 포함하고 상기 제6 게이트 노드의 입력의 논리값이 1일 때 상기 제6 입력 노드 입력을 상기 제6 출력 노드로 전달하는 제6 패스트랜지스터를 포함하고, 상기 제5 입력 노드에는 상기 제1 입력 신호(A)가 입력되고, 상기 제6 입력 노드에는 상기 인버터부의 출력()이 입력되고, 상기 제5 및 제6 게이트 노드에는 상기 XOR 연산부의 출력이 입력되고, 상기 제5 및 제6 출력 노드는 서로 접속되며, 상기 제5 및 제6 출력 노드에서 상기 제2 멀티플랙서부의 출력이 출력되는, 전가산기 회로
7 7
제1항에 있어서, 상기 인버터부는 상기 제1 멀티플랙서부의 출력이 각각의 게이트로 입력되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 소스에 전원전압이 인가되고, 상기 NMMOS 트랜지스터의 소스는 접지되고, 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인이 접속되고, 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인에서 상기 인버터부의 출력이 출력되는, 전가산기 회로
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.