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평판표시장치의 게이트 드라이버용 쉬프트 레지스터

  • 기술번호 : KST2015160555
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 평판표시장치를 구동하기 위한 구동회로 중 게이트 드라이버용 쉬프트 레지스터에 관한 것으로, 입력신호 또는 전단 게이트 신호를 수신하는 제1 트랜지스터와; 쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위해 다음 단의 게이트 신호를 수신하는 제2 트랜지스터와; 입력신호의 로우 값을 출력하는 풀-다운용의 제3 트랜지스터와; 입력신호의 하이 값을 출력하는 풀-업용의 제4 트랜지스터(T4)와; 입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑 시키는 캐패시터를 포함하며, 상기 제3 트랜지스터의 드레인과, 상기 제4 트랜지스터의 소스 및 상기 제1 캐패시터의 일측 끝단이 만나는 노드에 출력단이 접속된 것을 특징으로 한다. 게이트 드라이버, 쉬프트 레지스터, 박막 트랜지스터, 부트-스트래핑.
Int. CL G09G 3/20 (2006.01) G11C 19/00 (2006.01) H03K 19/00 (2006.01) G09G 3/36 (2006.01)
CPC G09G 3/3677(2013.01) G09G 3/3677(2013.01) G09G 3/3677(2013.01) G09G 3/3677(2013.01)
출원번호/일자 1020060068535 (2006.07.21)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0826997-0000 (2008.04.25)
공개번호/일자 10-2008-0008800 (2008.01.24) 문서열기
공고번호/일자 (20080506) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.07.21)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 한민구 대한민국 서울특별시 강남구
2 이원규 대한민국 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 이건주 대한민국 서울 종로구 명륜동*가 ***-* 미화빌딩 이건주특허법률사무소

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.07.21 수리 (Accepted) 1-1-2006-0521313-16
2 의견제출통지서
Notification of reason for refusal		 2007.08.22 발송처리완료 (Completion of Transmission) 9-5-2007-0452423-14
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.10.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0753257-11
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2007.10.22 수리 (Accepted) 1-1-2007-0753258-67
5 등록결정서
Decision to grant		 2008.01.28 발송처리완료 (Completion of Transmission) 9-5-2008-0042533-12
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
화소들이 매트릭스 형태로 배열된 패널과, 상기 패널의 게이트 라인들을 구동하기 위해 순차적으로 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 구비하는 게이트 드라이버와, 상기 패널의 데이터 라인들을 구동하기 위한 데이터 드라이버 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하기 위한 타이밍 제어부를 구비하는 평판표시장치에 있어서, 상기 복수의 쉬프트 레지스터는 각각 소스 또는 드레인단자 중 일측 단자와 게이트단자가 접속된 단자로 입력신호 또는 전단 게이트 신호를 수신하는 제1 트랜지스터와; 게이트단자로 다음 단의 게이트 신호를 수신하며 소스 또는 드레인단자 중 일측 단자가 전원전압 단자에 접속되며, 상기 소스 또는 드레인단자 중 타측 단자가 제1 노드(P1)에서 상기 제1 트랜지스터의 소스 또는 드레인단자 중 타측 단자와 접속되어 있는 제2 트랜지스터와; 게이트단자가 상기 제1 노드에 접속되며, 소스 또는 드레인단자 중 일측단자로 클록바(CLKB) 신호를 수신하여 상기 입력신호의 로우 값을 출력하는 풀-다운용의 제3 트랜지스터와; 게이트 단자로 클록(CLK) 신호를 수신하며, 소스 또는 드레인 단자 중 일측단자가 상기 전원전압 단자에 접속되며, 상기 소스 또는 드레인 단자 중 타측 단자가 제2 노드(P2)에서 상기 제3 트랜지스터의 소스 또는 드레인단자 중 타측 단자와 접속되어 입력신호의 하이 값을 출력하는 풀-업용의 제4 트랜지스터와; 상기 제1 노드와 상기 제2 노드 사이에 접속되어 상기 입력신호의 로우 값을 상기 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑하는 캐패시터를 포함하며, 상기 제2 노드에 출력단이 접속된 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터
2 2
제 1 항에 있어서, 상기 제1 내지 제 4 트랜지스터는 P-타입 박막트랜지스터인 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터
3 3
제 2 항에 있어서, 상기 제3 트랜지스터의 소스에 펄스파가 인가되고, 상기 제4 트랜지스터의 게이트에 상기 제3 트랜지스터에 인가된 펄스파와 진폭은 같으면서 위상이 반대인 펄스파가 인가됨을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터
4 4
제 1 항에 있어서, 상기 제1 내지 제 4 트랜지스터는 N-타입 박막트랜지스터인 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터
5 5
제 4 항에 있어서, 상기 제3 트랜지스터의 드레인에 펄스파가 인가되고, 상기 제4 트랜지스터의 게이트에 상기 제3 트랜지스터에 인가된 펄스파와 진폭은 같으면서 위상이 반대인 펄스파가 인가됨을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터
6 6
화소들이 매트릭스 형태로 배열된 패널과, 상기 패널의 게이트 라인들을 구동하기 위해 순차적으로 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 구비하는 게이트 드라이버와, 상기 패널의 데이터 라인들을 구동하기 위한 데이터 드라이버 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하기 위한 타이밍 제어부를 구비하는 평판표시장치에 있어서, 상기 복수의 쉬프트 레지스터는 각각소스 또는 드레인단자 중 일측 단자와 게이트단자가 접속된 단자로 입력신호 또는 전단 게이트 신호를 수신하는 제1 트랜지스터와; 게이트단자로 다음 단의 게이트 신호를 수신하며 소스 또는 드레인단자 중 일측 단자가 전원전압 단자에 접속되며, 상기 소스 또는 드레인단자 중 타측 단자가 제1 노드(P1)에서 상기 제1 트랜지스터의 소스 또는 드레인 단자 중 타측 단자와 접속되어 있는 제2 트랜지스터와; 게이트단자가 상기 제1 노드에 접속되며, 소스 또는 드레인단자 중 일측단자가 클록바(CLKB) 신호를 수신하여 상기 입력신호의 로우 값을 출력하는 풀-다운용의 제3 트랜지스터와;게이트 단자로 클록(CLK) 신호를 수신하며, 소스 또는 드레인 단자 중 일측단자가 상기 전원전압 단자에 접속되며, 상기 소스 또는 드레인 단자 중 타측 단자가 제2 노드(P3)에서 상기 제3 트랜지스터의 소스 또는 드레인 단자 중 타측 단자와 접속되어 입력신호의 하이 값을 출력하는 풀-업용의 제4 트랜지스터와;상기 제1 노드와 상기 제2 노드 사이에 접속되어 상기 입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑하는 제1 캐패시터를 포함하며, 상기 제1 노드에 출력단이 접속된 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터
7 7
제 6 항에 있어서, 상기 제1 노드와 상기 제3 트랜지스터의 상기 소스 또는 드레인단자 중 일측단자 사이에 접속되며, 상기 제3 트랜지스터를 충분히 턴-온 시키기 위한 부트-스트래핑용 제2 캐패시터를 더 포함함을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스트
8 8
제 6 항 또는 제 7 항에 있어서, 게이트단자가 상기 제1 노드에 접속되며, 소스 또는 드레인단자 중 일측단자로 상기 클록바 신호를 수신하고 소스 또는 드레인단자 중 타측단자에 다음 단으로 인가되는 쉬프트 레지스터의 캐리 아웃 신호가 인가되는 풀-다운용의 제5 트랜지스터와;게이트단자로 상기 클록 신호를 수신하고 소스 또는 드레인단자 중 일측단자가 상기 제5 트랜지스터의 소스 또는 드레인단자 중 타측단자와 접속되어 있는 풀-업용의 제6 트랜지스터를 더 포함함을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스트
9 9
제 8 항에 있어서, 상기 제1 내지 제6 트랜지스터는 P-타입 박막트랜지스터 또는 N-타입 박막트랜지스터의 단일 도전형의 박막트랜지스터로 구성된 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터
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