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함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자와이를 이용한 플래시 메모리 어레이 및 그 제조방법

  • 기술번호 : KST2015159625
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 함몰된 채널(recessed channel)에 2 비트 분리 게이트(twin-bit split gate) 구조를 갖는 플래시 메모리 소자와 이를 이용한 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 수직 구조를 이용하여 전하 저장 공간부와 게이트 절연막이 있는 영역을 자기정렬로 제조할 수 있도록 함으로써, 집적도 향상뿐만 아니라 저장된 비트의 간섭문제 등 종래 기술의 문제점을 원천적으로 해결할 수 있는 플래시 메모리 소자의 구조와 이를 이용한 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.리세스 채널, 분리 게이트, 2 비트, 플래시, 메모리
Int. CL H01L 27/115 (2006.01)
CPC H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01)
출원번호/일자 1020070064262 (2007.06.28)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0866261-0000 (2008.10.27)
공개번호/일자
공고번호/일자 (20081031) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.06.28)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 박세환 대한민국 서울 관악구
3 박일한 대한민국 서울 관악구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.06.28 수리 (Accepted) 1-1-2007-0472548-34
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
3 의견제출통지서
Notification of reason for refusal		 2008.04.08 발송처리완료 (Completion of Transmission) 9-5-2008-0193176-12
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.06.02 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0395801-97
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.06.02 수리 (Accepted) 1-1-2008-0395811-43
6 등록결정서
Decision to grant		 2008.10.02 발송처리완료 (Completion of Transmission) 9-5-2008-0510075-13
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판상에 일정거리 이격되어 형성된 소스 및 드레인 영역과;상기 소스 영역과 상기 드레인 영역 사이에 함몰되어 형성된 채널 영역과;상기 채널 영역 상에 제1절연막을 사이에 두고 형성된 분리 게이트와;상기 분리 게이트 상부에 형성된 제2절연막과;상기 분리 게이트와 접하지 않는 양측 채널 영역 상부에 각각 형성된 제3절연막과;상기 제3절연막 상부에 형성된 전하 저장 공간부와;상기 소스 및 드레인 영역 상부에 각각 형성된 제4절연막과;상기 전하 저장 공간부 상에 제5절연막을 사이에 두고 상기 제4절연막 및 상기 제2절연막 상부에 형성된 프로그램 게이트를 포함하여 구성된 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자
2 2
제 1 항에 있어서,상기 제3절연막 및 상기 제4절연막은 상기 제1절연막 또는 상기 제2절연막을 포함하는 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자
3 3
제 2 항에 있어서,상기 제2절연막은 상기 제5절연막을 포함하고,상기 제4절연막은 상기 제5절연막 및 질화막을 더 포함하는 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 전하 저장 공간부는 상기 제2절연막 및 상기 제3절연막 상부에 측벽(side wall) 형태로 형성된 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자
5 5
제 4 항에 있어서,상기 전하 저장 공간부는 전하 트랩 성질을 갖는 절연성 물질 또는 도전성 물질로 형성된 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자
6 6
반도체 기판에 일정 간격으로 소정의 폭과 높이를 갖는 하나 이상의 실리콘 핀과;상기 각 실리콘 핀 상부에 특정 불순물로 도핑되어 형성된 비트 라인과;상기 각 실리콘 핀 하측 사이에 절연막 A를 사이에 두고 형성된 분리 게이트 라인과;상기 분리 게이트 라인 상부와 상기 각 실리콘 핀 상측 사이에 절연막 B를 사이에 두고 형성된 전하 저장 공간부와;상기 전하 저장 공간부와 상기 비트 라인 상부에 절연막 C를 사이에 두고 일정 간격으로 이격되어 상기 비트 라인과 수직하게 형성된 워드 라인을 포함하여 구성된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이
7 7
제 6 항에 있어서,상기 전하 저장 공간부는 상기 절연막 B의 상부에 측벽(side wall) 형태로 상기 비트 라인과 이웃하게 형성된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이
8 8
제 7 항에 있어서,상기 전하 저장 공간부는 전하 트랩 성질을 갖는 절연성 물질로 형성된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이
9 9
제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 분리 게이트 라인은 하나씩 건너뛰며 전기적으로 연결된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이
10 10
실리콘 기판에 산화막과 질화막을 순차적으로 적층한 후 소스/드레인 형성을 위한 이온주입공정을 수행하는 제1단계와;상기 질화막 및 산화막을 마스크 패턴으로 형성하고, 상기 마스크로 상기 실리콘 기판을 식각하여 실리콘 핀 형성으로 비트 라인을 정의하는 제2단계와;상기 실리콘 기판의 식각으로 드러난 실리콘 부분에 산화막을 형성하기 위한 산화공정을 수행하는 제3단계와;상기 기판 전면에 분리 게이트 물질을 증착하는 제4단계와;상기 분리 게이트 물질을 식각하여 상기 실리콘 핀 하측 사이에 분리 게이트 라인을 형성하는 제5단계와;상기 분리 게이트 물질을 식각으로 드러난 분리 게이트 라인 상부에 산화막을 형성하기 위한 산화공정을 다시 수행하는 제6단계와;상기 기판 전면에 일정 두께로 전하 저장 물질을 증착하는 제7단계와;상기 전하 저장 물질을 비등방성으로 식각하여 전하 저장 공간부를 형성하는 제8단계와;상기 기판 전면에 층간 절연물질을 증착하는 제9단계와;상기 층간 절연물질층 상부에 프로그램 게이트 물질을 증착하는 제 10단계와;상기 프로그램 게이트 물질을 상기 비트 라인과 수직하게 식각하여 워드 라인을 형성하는 제11단계를 포함하여 구성된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이의 제조방법
11 11
제 10 항에 있어서,상기 제11단계 이후 상기 워드 라인 형성시 드러난 상기 층간 절연물질을 더 식각하는 제12단계와;상기 층간 절연물질 식각으로 드러난 전하 저장 물질을 더 식각하는 제13단계를 포함하는 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이의 제조방법
12 12
제 10 항 또는 제 11 항에 있어서,상기 전하 저장 물질은 전하 트랩 성질을 갖는 절연성 물질 또는 도전성 물질인 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이의 제조방법
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