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혼성 인코딩을 이용한 곱셈기 및 곱셈 연산 방법

  • 기술번호 : KST2015118223
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 곱셈기는 승수를 입력 받아 상기 승수의 소정 구역의 비트값에 따라 제1모드 신호 또는 제2모드 신호를 생성하는 모드 신호 발생기; 상기 승수를 입력 받아 상기 모드 신호 발생기에서 생성된 모드 신호에 따라 상기 소정 구역을 포함하는 구역을 제1기수 또는 제2기수로 인코딩하는 혼성 인코더; 상기 혼성 인코더의 출력과 피승수를 입력 받아 부분적들을 생성하는 부분적 생성기; 및 상기 부분적들을 합산하는 덧셈기를 포함한다.
Int. CL G06F 7/49 (2006.01)
CPC G06F 7/49(2013.01) G06F 7/49(2013.01) G06F 7/49(2013.01) G06F 7/49(2013.01)
출원번호/일자 1020110032436 (2011.04.08)
출원인 한국과학기술원
등록번호/일자 10-1243041-0000 (2013.03.07)
공개번호/일자 10-2012-0114728 (2012.10.17) 문서열기
공고번호/일자 (20130320) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2011.04.08)
심사청구항수 22

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 유회준 대한민국 대전광역시 유성구
2 김경훈 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2011.04.08 수리 (Accepted) 1-1-2011-0255999-50
2 선행기술조사의뢰서
Request for Prior Art Search
2011.11.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2011.12.14 수리 (Accepted) 9-1-2011-0094847-06
4 의견제출통지서
Notification of reason for refusal
2012.09.10 발송처리완료 (Completion of Transmission) 9-5-2012-0532773-06
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2012.11.12 수리 (Accepted) 1-1-2012-0924920-14
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2012.11.12 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0924921-59
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
8 등록결정서
Decision to grant
2013.02.28 발송처리완료 (Completion of Transmission) 9-5-2013-0143315-29
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
승수를 입력받아 상기 승수의 소정 구역의 비트값에 따라 제1모드 신호 또는 제2모드 신호를 생성하는 모드 신호 발생기; 상기 승수를 입력받아 상기 모드 신호 발생기에서 생성된 모드 신호에 따라 상기 소정 구역을 포함하는 구역을 제1기수 또는 제2기수로 인코딩하는 혼성 인코더;상기 혼성 인코더의 출력과 피승수를 입력받아 부분적들을 생성하는 부분적 생성기; 및 상기 부분적들을 합산하는 덧셈기를 포함하는 곱셈기
2 2
제1항에 있어서, 상기 제1기수는 4기수이고 상기 제2기수는 8기수인 것을 특징으로 하는 곱셈기
3 3
제2항에 있어서, 상기 소정 구역은 상기 승수에서 연속된 3개의 비트를 포함하며, 상기 모드 신호 발생기는, 상기 승수 중 상기 소정 구역 바로 이전의 하위 1개의 비트와 상기 3개의 비트를 입력으로 하여, 3배의 피승수를 갖는 부분적이 발생하는 경우 상기 제1모드 신호를 생성하고 3배의 피승수를 갖는 부분적이 발생하지 않는 경우 상기 제2모드 신호를 생성하는 것을 특징으로 하는 곱셈기
4 4
제3항에 있어서, 상기 제1모드 신호가 생성된 경우 상기 혼성 인코더는 상기 소정 구역을 포함하는 구역을 상기 4기수로 인코딩하며, 상기 제2모드 신호가 생성된 경우 상기 혼성 인코더는 상기 소정 구역을 포함하는 구역을 상기 8기수로 인코딩하는 것을 특징으로 하는 곱셈기
5 5
제4항에 있어서, 상기 모드 신호 발생기는 제1 XOR 논리 게이트, 제2 XOR 논리 게이트, 및 OR 논리 게이트를 포함하며, 상기 제1 XOR 논리 게이트에는 상기 소정 구역의 최상위 2개의 비트가 입력되고, 상기 제2 XOR 논리 게이트에는 상기 소정 구역의 최하위 1개의 비트 및 상기 승수 중 상기 소정 구역 바로 이전의 하위 1개의 비트가 입력되며, 상기 OR 논리 게이트에는 상기 제1 XOR 논리 게이트 및 상기 제2 XOR 논리 게이트의 출력이 입력되며, 상기 모드 신호는 상기 OR 논리 게이트의 출력인 것을 특징으로 하는 곱셈기
6 6
제5항에 있어서, 상기 소정 구역을 포함하는 구역은 6개의 비트인 것을 특징으로 하는 곱셈기
7 7
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 덧셈기는 월리스 트리(Wallace tree) 덧셈기인 것을 특징으로 하는 곱셈기
8 8
제7항에 있어서, 상기 덧셈기는 상기 부분적들의 각 자리별로 더해서 총 캐리값과 총 합값을 생성하는 제1덧셈부; 및 상기 총 캐리값과 상기 총 합값을 합산하여 최종 산출값을 출력하기 위한 제2덧셈부를 포함하는 것을 특징으로 하는 곱셈기
9 9
제8항에 있어서, 상기 제1덧셈부는 복수의 캐리 보존 가산기 세트를 포함하며, 상기 캐리 보존 가산기 세트 각각은 제1 캐리 보존 가산기 및 제2 캐리 보존 가산기를 포함하여 이루어진 것을 특징으로 하는 곱셈기
10 10
제9항에 있어서, 상기 제1 및 제2 캐리 보존 가산기는 각각 3비트 입력을 합산하여 1비트의 합값과 1비트의 캐리값을 출력하는 3비트 캐리 보존 가산기이며, 상기 제1 캐리 보존 가산기의 합값은 상기 제2 캐리 보존 가산기에 입력되는 것을 특징으로 하는 곱셈기
11 11
제10항에 있어서, 상기 제2기수는 8기수이고, 상기 인코더가 상기 제2기수로 인코딩하는 경우 상기 제2 캐리 보존 가산기의 동작은 정지되는 것을 특징으로 하는 곱셈기
12 12
제10항에 있어서, 상기 제2 덧셈부는 캐리 전파 덧셈기(carry propagation adder)인 것을 특징으로 하는 곱셈기
13 13
승수를 입력받아 상기 승수의 소정 구역의 비트값에 따라 제1모드 신호 또는 제2모드 신호를 생성하는 모드 신호 생성 단계; 상기 승수를 입력받아 상기 모드 신호 발생기에서 생성된 모드 신호에 따라 상기 소정 구역을 포함하는 구역을 제1기수 또는 제2기수로 인코딩하는 단계;상기 인코딩하는 단계의 출력과 피승수를 입력받아 부분적들을 생성하는 단계; 및 상기 부분적들을 합산하는 단계를 포함하는 곱셈 연산 방법
14 14
제13항에 있어서, 상기 제1기수는 4기수이고 상기 제2기수는 8기수인 것을 특징으로 하는 곱셈 연산 방법
15 15
제14항에 있어서, 상기 소정 구역은 상기 승수에서 연속된 3개의 비트를 포함하며, 상기 모드 신호 생성 단계는:상기 승수 중 상기 소정 구역 바로 이전의 하위 1개의 비트와 상기 3개의 비트를 입력으로 하여, 3배의 피승수를 갖는 부분적이 발생하는 경우 상기 제1모드 신호를 생성하고 3배의 피승수를 갖는 부분적이 발생하지 않는 경우 상기 제2모드 신호를 생성하는 것을 특징으로 하는 곱셈 연산 방법
16 16
제15항에 있어서, 상기 인코딩하는 단계는:상기 제1모드 신호가 생성된 경우 상기 소정 구역을 포함하는 구역을 상기 4기수로 인코딩하며, 상기 제2모드 신호가 생성된 경우 상기 소정 구역을 포함하는 구역을 상기 8기수로 인코딩하는 것을 특징으로 하는 곱셈 연산 방법
17 17
제16항에 있어서, 상기 소정 구역을 포함하는 구역은 6개의 비트인 것을 특징으로 하는 곱셈 연산 방법
18 18
제13항 내지 제17항 중 어느 한 항에 있어서, 상기 합산하는 단계는:상기 부분적들의 각 자리별로 더해서 총 캐리값과 총 합값을 생성하는 제1 합산 단계; 및 상기 총 캐리값과 상기 총 합값을 합산하여 최종 산출값을 생성하는 제2 합산 단계를 포함하는 것을 특징으로 하는 곱셈 연산 방법
19 19
제18항에 있어서, 상기 제1합산 단계는 복수의 캐리 보존 가산기 세트에 의해 수행되며, 상기 캐리 보존 가산기 세트 각각은 제1 캐리 보존 가산기 및 제1 캐리 보존 가산기를 포함하여 이루어진 것을 특징으로 하는 곱셈 연산 방법
20 20
제19항에 있어서, 상기 제1 및 제2 캐리 보존 가산기는 각각 3비트 입력을 합산하여 1비트의 합값과 1비트의 캐리값을 출력하는 3비트 캐리 보존 가산기이며, 상기 제1 합산 단계는 상기 제1 캐리 보존 가산기의 합값이 상기 제2 캐리 보존 가산기에 입력되는 단계를 포함하는 것을 특징으로 하는 곱셈 연산 방법
21 21
제20항에 있어서, 상기 제2기수는 8기수이고, 상기 인코딩하는 단계에서 상기 제2기수로 인코딩하는 경우, 상기 제2 캐리 보존 가산기의 동작은 정지되고, 상기 제1 합산 단계에서 상기 제1 캐리 보존 가산기의 합값은 상기 제2 캐리 보존 가산기를 바이패스하는 것을 것을 특징으로 하는 곱셈 연산 방법
22 22
제21항에 있어서, 상기 제2합산 단계는 캐리 전파 덧셈기(carry propagation adder)에 의해 수행되는 것을 특징으로 하는 곱셈 연산 방법
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국가 R&D 정보가 없습니다.